Add additional help

Support command files in Verific

verilog: fix leaking of type names in parser

verilog: fix wildcard port connections leaking memory

ast: delete wires and localparams after finishing const evaluation

verilog: fix leaking ASTNodes

ast: fix error condition causing assert to fail

type2str returns a string that doesn't start with $ or \, so it can't be
assigned to an IdString.

macos: fix leak in proc_self_dirname()

Simplify some RTLIL destructors

No change in behaviour, but use range-based for loops instead of
iterators.

verilog: Squash a memory leak.

That was added in ecc22f7fedfa639482dbc55a05709da85116a60f

Add regression test for #2824.

opt_muxtree: Update port_off and port_idx even for constant bits

Signed-off-by: gatecat <gatecat@ds0.me>

opt_expr: Fix mul/div/mod by POT patterns to support >= 32 bits.

The previous code, in addition to being needlessly limitted to 32 bits
in the first place, also had UB for the 31th bit (doing 1 << 31).

opt_expr: Optimize div/mod by const 1.

Turns out the code for div by a power of 2 is already almost capable of
optimizing this to a shift-by-0 or and-with-0, which will be further
folded into nothingness; let's beef it up to handle div by 1 as well.

Fixes #2820.

Merge pull request #2817 from YosysHQ/claire/fixemails

Fixing old e-mail addresses and deadnames

Fix deadname SVN links

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Intersynth URL

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

More deadname stuff

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Fix icestorm links

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

More deadname stuff

Use HTTPS for website links, gatecat email

git ls-tree -r --name-only HEAD | xargs sed -i -rf ~/fixemails.sed

s/((Claire|Xen|Xenia|Clifford)\s+)+(Wolf|Xen)\s+<(claire|clifford)@(symbioticeda.com|clifford.at|yosyshq.com)>/Claire Xenia Wolf <claire@yosyshq.com>/gi;
s/((Nina|Nak|N\.)\s+)+Engelhardt\s+<nak@(symbioticeda.com|yosyshq.com)>/N. Engelhardt <nak@yosyshq.com>/gi;
s/((David)\s+)+(Shah|gatecat)\s+<(dave|david|gatecat)@(symbioticeda.com|yosyshq.com|ds0.me)>/gatecat <gatecat@ds0.me>/gi;
s/((Miodrag)\s+)+Milanovic\s+<(miodrag|micko)@(symbioticeda.com|yosyshq.com)>/Miodrag Milanovic <micko@yosyshq.com>/gi;
s,https?://www.clifford.at/yosys/|http://yosyshq.net/yosys/,https://yosyshq.net/yosys/,g;

Fix files with CRLF line endings

verilog: check for module scope identifiers during width detection

The recent fix for case expression width detection causes the width of
the expressions to be queried before they are simplified. Because the
logic supporting module scope identifiers only existed in simplify,
looking them up would fail during width detection. This moves the logic
to a common helper used in both simplify() and detectSignWidthWorker().

mem2reg: tolerate out of bounds constant accesses

This brings the mem2reg behavior in line with the nomem2reg behavior.

autoname: simple perf optimizations

Fixing old e-mail addresses and deadnames

s/((Claire|Xen|Xenia|Clifford)\s+)+(Wolf|Xen)\s+<(claire|clifford)@(symbioticeda.com|clifford.at|yosyshq.com)>/Claire Xenia Wolf <claire@yosyshq.com>/gi;
s/((Nina|Nak|N\.)\s+)+Engelhardt\s+<nak@(symbioticeda.com|yosyshq.com)>/N. Engelhardt <nak@yosyshq.com>/gi;
s/((David)\s+)+Shah\s+<(dave|david)@(symbioticeda.com|yosyshq.com|ds0.me)>/David Shah <dave@ds0.me>/gi;
s/((Miodrag)\s+)+Milanovic\s+<(miodrag|micko)@(symbioticeda.com|yosyshq.com)>/Miodrag Milanovic <micko@yosyshq.com>/gi;
s,https?://www.clifford.at/yosys/,http://yosyshq.net/yosys/,g;

Add claire deadname stuff to .mailmap

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

sv: support tasks and functions within packages

kernel/mem: Recognize some deprecated memory port configs.

Transparency is meaningless for asynchronous ports, so we assume
transparent == false to simplify the code in this case.  Likewise,
enable is meaningless, and we assume it is const-1.  However,
turns out that nMigen emits the former, and Verilog frontend emits
the latter, so squash these issues when ingesting a $memrd cell.

Fixes #2811.

memory_map: Improve start_offset handling.

Fixes #2775.

memory_share: Add read port merging.

This is mostly meant for wide port recognition, but may also happen to
merge some ports with compatible initial/reset values (eg. 0 vs x).

memory_share: Improve sat-based port sharing.

Make a few passes auto-call Mem::narrow instead of rejecting wide ports.

This essentially adds wide port support for free in passes that don't
have a usefully better way of handling wide ports than just breaking
them up to narrow ports, avoiding "please run memory_narrow" annoyance.

backends/verilog: Add support for memory read port reset and init value.

backends/verilog: Add wide port support.

memory_share: Improve same-address merging, recognize wide write ports.

kernel/mem: Add helpers for write port widening.

kernel/mem: Add sub_addr helpers.

kernel/mem: Add prepare_wr_merge helper.

backends/verilog: Try to preserve mem write port priorities.

mem/extract_rdff: Fix "no FF made" edge case.

When converting a sync transparent read port with const address to async
read port, nothing at all needs to be done other than clk_enable change,
and thus we have no FF cell to return.  Handle this case correctly in
the helper and in its users.

memory_bram: Reuse extract_rdff helper for make_outreg.

Also properly skip read ports with init value or reset when not making
use of make_outreg.  Proper support for matching those will land later.

verilog: fix case expression sign and width handling

- The case expression and case item expressions are extended to the
  maximum width among them, and are only interpreted as signed if all of
  them are signed
- Add overall width and sign detection for AST_CASE
- Add sign argument to genWidthRTLIL helper
- Coverage for both const and non-const case statements

sv: support remaining assignment operators

- Add support for: *=, /=, %=, <<=, >>=, <<<=, >>>=
- Unify existing support for: +=, -=, &=, |=, ^=

mem/extract_rdff: Add alternate transparency handling.

When extracting read register from a transparent port that has an
enable, reset, or initial value, the usual trick of putting a register
on the address instead of data doesn't work.  In this case, create soft
transparency logic instead.

When transparency masks land, this will also be used to handle ports
that are transparent to only a subset of write ports.

opt_mem: Add reset/init value support.

kernel/mem: Add model support for read port init value and resets.

Like wide port support, this is still completely unusable, and support
in various passes will be gradually added later.  It also has no support
at all in the cell library, so attempting to create a read port with
a reset or initial value will cause an assert failure for now.

mem/extract_rdff: Fix wire naming and wide port support.

memory_bram: Respect write port priority.

opt_mem_feedback: Respect write port priority.

kernel/mem: Add emulate_priority helper.

Add memory_narrow pass.

memory_share: Add wide port support.

opt_mem_feedback: Add wide port support.

memory_map: Add wide port support.

sim: Add wide port support.

Reject wide ports in some passes that will never support them.

kernel/mem: Add a Mem::narrow helper to split up wide ports.

kernel/mem: Emit support for wide ports in packed mode.

Since the packed cell doesn't actually support wide ports yet, we just
auto-narrow them on emit.  The future packed cell will add
RD_WIDE_CONTINUATION and WR_WIDE_CONTINUATION parameters so the
transform will be trivially reversible for proper serialization.

kernel/mem: Add model for wide ports.

Such ports cannot actually be created or used yet, this just adds the
necessary plumbing in the helper.  Subsequent commits will gradually
add wide port support to various yosys passes.

kernel/mem: Add priority_mask to model.

This is going to be used to store arbitrary priority masks in the
future.  Right now, it is not supported by our cell library, so the
priority_mask is computed from port order on helper construction,
and discarded when emitted.  However, this allows us to already convert
helper-using passes to the new model.

opt_mem_feedback: Rewrite feedback path finding logic.

Fixes #2766.

opt_mem_feedback: Convert to Mem helpers.

hashlib: Add a hash for bool.

Add a .mailmap file.

Merge pull request #2779 from YosysHQ/mwk/nuke-travis

Remove Travis CI.

Remove Travis CI.

It has been replaced by GitHub Actions, and travis-ci.org is shutting
down in a few days anyway.

backend/firrtl: Convert to use Mem helpers.

github actions: Test on several gcc and clang versions on Linux.

Fixes #2776.

memory_share: Use Mem helpers.

extract_rdff: Add initvals parameter.

This is not used yet, but will be needed when read port reset/initial
value support lands.

btor: Use is_mem_cell in one more place.

memory_share: Split off feedback path finding as a separate pass.

memory_share is actually three passes in a trenchcoat.  Split off the
one that has the least in common with the other two as a separate pass.

Add new helper class for merging FFs into cells, use for memory_dff.

Fixes #1854.

opt_mem: Remove write ports with const-0 EN.

Fixes #2765.

memory_memx: Use Mem helper.

kernel/rtlil: Extract some helpers for checking memory cell types.

There will soon be more (versioned) memory cells, so handle passes that
only care if a cell is memory-related by a simple helper call instead of
a hardcoded list.

kernel/mem: Add a check() function.

kernel/mem: defer port removal to emit()

memory_dff: Use Mem helper.

Run VS build on PRs and each push

Bump version

tests/blif: Add missing gitignore

Visual Studio build action

intel_alm: Fix illegal carry chains

Signed-off-by: gatecat <gatecat@ds0.me>

intel_alm: Add global buffer insertion

Signed-off-by: gatecat <gatecat@ds0.me>

intel_alm: Add IO buffer insertion

Signed-off-by: gatecat <gatecat@ds0.me>

Change the type of current_module to Module

The current_module global is needed so that genRTLIL has somewhere to
put cells and wires that it generates as it makes sense of expressions
that it sees. However, that doesn't actually need to be an AstModule:
the Module base class is enough.

This patch should cause no functional change, but the point is that
it's now possible to call genRTLIL with a module that isn't an
AstModule as "current_module". This will be needed for 'bind' support.

Use range-based for loop in AST::process

No functional change: just get rid of the explicit iterator and
replace (*it)-> with child->. It's even the same number of characters,
but is hopefully a little easier to read.

Add missing parameters for MULT18X18D and ALU54B to ECP5 techlib.

sv: check validity of package end label

blif: Use library cells' start_offset and upto for wideports.

Fixes #2729.

connect: Add -assert option, fix non-working sigmap.

Should be useful for writing tests.

opt_dff: Fix NOT gates wired in reverse.

Merge pull request #2738 from mdko/xilinx-blif

Fix use of blif name in synth_xilinx command

Fix use of blif name in synth_xilinx command

Merge pull request #2737 from YosysHQ/claire/fix2736

Remove duplicates from conns array in JSON front-end, fixes #2736

Remove duplicates from conns array in JSON front-end, fixes #2736

Merge pull request #2669 from YosysHQ/claire/ice40defaults

Add input default assignments to iCE40 cell library

Add default assignments to other SB_* simulation models

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>