picorv32: Fix minimal variant params

The param p_ENABLE_COUNTERS was misspelled.

soc_core: fix soc_core_argdict

cpu/lm32: add missing buses

soc_core/soc_core_argdict: use inspect to get all parameters and simplify

integration: simplify cpu buses auto-conversion (always use Converter, thanks gsomlo)

interconnect/wishbone: fix Converter case when buses are identical

platforms/versa_ecp5: add serdes refclk/sma

cpu/rocket: expose 64-bit buses (use automatic down-conversion of SoCCore)

soc_core: add automatic down-conversion of CPU buses to 32-bit (if needed)

soc/interconnect/axi: re-align to improve readability

software/bios: simplify banners

cpu/picorv32: remove obsolete comment

cpu/picorv32: use a single idbus

cpu: cleanup/re-align

cpu/rocket: rename ibus/dbus to mem_wb/mmio_wb and add size suffix

cpu: add buses list and use it in soc_core to add bus masters

integration: move soc constants to soc.h of csr.h

software retro-compat with soc.h included in csr.h

build/generic_platform: only add sources if language is not None

xilinx/vivado: replace "xy" == language with language == "xy"

Merge pull request #277 from railnova/feature/vivado_sysverilog_support

[feature] Add SystemVerilog support for the Vivado builder

integration/soc_zynq: shadow_base no longer recommended (replace with io_regions)

bios/main: use same banner than README (MiSoC cited in README/LICENSE)

software/bios: don't show peripherals init banner if nothing to init, add Ethernet init printf

Add system Verilog support for the Vivado builder

Merge pull request #276 from gsomlo/gls-rocket-map

cpu/rocket: swap main_mem and io regions

cpu/rocket: swap main_mem and io regions

The total size of RAM (main_mem) can be expected to vary significantly,
and often exceed the size needed for MMIO allocations by a large margin.

As such, place Rocket's MMIO (io regions) below 0x8000_0000, and start
the RAM (main_mem) at 0x8000_0000, with nothing above it to limit its
future growth.

Also, bump the pre-built Rocket verilog submodule to an updated version,
which also comes with matching changes to the way MMIO and RAM accesses
are mapped and routed to their respective AXI interfaces.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cpu: add default io_regions to CPUNone (all address range can be used as IO)

Merge pull request #275 from pcotret/patch-1

Update README (related to issue #273)

soc_core: improve check_io_region error message

targets/sim: switch from shadow_base to io_regions

cpu/rocket: move csr to IO region

build/xilinx/vivado: fix default synth-mode

soc_core/cpu: add io_regions and deprecate shadow_base (with API retro-compat)

The shadow_base parameter has always been difficult to apprehend, replace it with
io_regions (uncached regions) defined user or the CPU.

The equivalent of a shadow_base parameter of 0x80000000 in the old API is:
io_regions = {0x80000000: 0x80000000} # origin, length

It's still possible to use shadow_base with retro-compat, but user is encouraged
to update and features will be removed in the future.

Update README (related to issue #273)

Following my problems with the quick start guide (issue #273), I suggest a few modifications to have a "real" quick start guide.

Merge pull request #274 from gsomlo/gls-shadow-base

builder: use the SoC's existing shadow base with get_csr_header()

builder: use the SoC's existing shadow base with get_csr_header()

Both the SoC and get_csr_header() have independently set defaults
for the value of 'shadow_base'. If the SoC's value was modified,
ensure that get_csr_header() uses the modified value instead of
its own default.

Signed-off-by: Gabriel Somlo <somlo@cmu.edu>

targets/arty: allow setting synth-mode to yosys with command line: --synth-mode=yosys

build/xilinx/vivado: add vivado_build_args/vivado_build_argdict for yosys synthesis mode

xilinx/common: be sure language is not vhdl when yosys synthesis is used

cpu/vexriscv: use specific mem_map for linux variant

Merge pull request #271 from gsomlo/gls-yosys-nowidelut

RFC: optional '-nowidelut' flag for yosys synth_ecp5

trellis, versa_ecp5: optional '-nowidelut' flag for yosys synth_ecp5

Passing '-nowidelut' to yosys' synth_ecp5 command improves area utilization
to the point where a (linux variant) rocket-chip based design will fit on a
versa_ecp5 board. Usually '-nowidelut' incurs a timing penalty, but that is
then mitigated by using DSP inference (enabled by default from yosys commit
8474c5b3).

Off by default, this flag can be enabled by adding '--yosys-nowidelut=True'
to the litex/boards/targets/versa_ecp5.py command line.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #272 from sergachev/fix-comments

fix comments in icap.py

fix comments

litex_setup: add litejesd204b

Merge pull request #270 from gsomlo/gls-csr-upper

soc/integration: ensure CSR constants are in uppercase

soc/cores/icap: simplify ICAPBitstream (untested)

soc/cores/icap: rename ICAP to ICAPBistream and revert old ICAP

Merge pull request #269 from antmicro/rework_icap

soc: cores: support sending custom bitstream to ICAP

soc/integration: ensure CSR constants are in uppercase

Fixup over commit 8be5824e.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

soc: cores: support sending custom bitstream to ICAP

This adds FIFO that can be used to send any
sequence of commands to the ICAP controller.

soc/interconnect: rename stream_packet to packet & cleanup (with retro-compat)

soc/interconnect/stream: add separators, mode Actor modules just after Endpoint

soc_zynq: update get_csr_header

soc/integration: move cpu_interface retro-compatibility to litex/__init__

soc/integration: use dicts for constants/mem_regions/csr_regions to cleanup/simplify iterations on theses

cpu: remove initial SERV support (we'll work in a branch to experiment with it)

soc_core: fix cpu_type=None case and add test for it

soc_sdram: remove axi usecase, this was only useful to do some preliminary axi tests.

Proper AXI support will be added in the future for SoCs.

soc_core: cleanup/re-align

soc/integration: rename cpu_interface to export (with retro-compat), re-arrange a bit, add separators

test/test_targets: update cpu-type to mor1kx

soc/cores: uniformize (continue)

soc/cores/gpio: uniformize with others cores

soc/cores: rename frequency_meter to freqmeter and uniformize with others cores

soc/cores/ecc: improve readibility, uniformize with others cores

soc/cores/clocks: improve readibility

soc_core: use cpu.data_width to compute csr_alignment (and remove Rocket workaround)

soc/cores/cpus: improve ident/align, uniformize between cpus

soc/cores/cpu: add CPU class and make all CPU inheritate from it

Also rename reserved_interrupts to interrupts (empty dict is no reserved interrupts)

soc_sdram: move ControllerInjector to LiteDRAM (LiteDRAMCore)

soc/integration: add common.py and move helpers from soc_core to it

soc_core: avoid manual listing of support CPUs, just use CPU.keys()

soc_core: remove add_cpu_or_bridge retro-compatibility (most of the designs have been updated since the change)

integration/soc_core: remove csr_map_update (no longer used)

soc_core/cpu: move memory map override to CPUs, select reset_address after eventual memory map has override been done

soc/cores/cpu: add set_reset_address method and use it instead of passing reset_address as a parameter

soc/cores/cpu: do instance in do_finalize for all cpus (allow updating parameters until the design is generated)

cores/cpu: define CPUS and simplify instance

soc_core/serv: use UART_POLLING (no interrupt support)

add SERV submodule

software/libbase/uart: add polling mode

add SERV CPU initial support (not working)

targets/ulx3s: revert to cl=2

boards/netv2: switch to MVP, add spiflashx4 and hdmi in/out

wishbone2csr: refactor using FSM, reduce latency (make it asynchronous) and set csr.adr only when access is done (allow use of CSR/CSRBase we signal)

Making it asynchronous does not seem to deteriorate timing or resource usage, if it's the case for some designs, we'll add a register parameter.

csr: add we signal to CSR, CSRStatus

Doing actions on register read is generally not a good design practice (it's
better to do separate register write to trigger actions) but in some very
specific cases being able to know that register has been read can solve cases
that are difficult to do with the recommended practives and that can justify
doing an exception.

This commit add a we signal to CSR, CSRStatus and this allow the logic to know
when the CSR, CSRStatus is read.

build/xilinx/programmer: fix vivado_cmd

soc/integration/doc: replace "== None" by "is None"

Merge pull request #266 from xobs/add-moduledoc-autodoc

Add ModuleDoc and AutoDoc

tools/litex_read_verilog: also delete yosys_v2j.ys

soc_core/sdram: Don't blow up if _wb_sdram_ifs or _csr_masters are empty

For example a standalone controller with no exposed CSRs (probably not
a very useful configuration but I really don't like python backtraces)

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

timer: inherit ModuleDoc

With the new ModuleDoc class, we can inherit `ModuleDoc` and
automatically get module-level documentation.

This patch also corrects a typo in `timer` that causes an error in
sphinx.

Signed-off-by: Sean Cross <sean@xobs.io>

integration: add ModuleDoc and AutoDoc

It is important to be able to document modules other than CSRs.
This patch adds ModuleDoc and AutoDoc, both of which can be used
together to document modules.

ModuleDoc can be used to transform the __doc__ string of a class into a
reference-manual section.  Alternately, it can be used to add additional
sections to a module.

AutoDoc is used to gather all submodule ModuleDoc objects in order to
traverse the tree of documentation.

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #264 from antmicro/mor1kx_linux

Enable to run Linux on mork1x

soc_core: set csr to 0x00000000 when there is no wishbone

soc_sdram: Don't add the L2 Cache when there's no wishbone bus

soc_core: adapt memory map for mainline Linux with mor1kx

Mainline Linux expects it to be loaded at the physical address of 0x0.
Change the MAIN_RAM base address to 0x0 and update exception vector
during the booting process.

boards/targets: increase integrated ROM size if EthernetSoC is used

Currently section '.rodata' of the LiteX BIOS doesn't fit in the 'rom'
region if mor1kx is used with EthernetSoC. Increase the integrated ROM
size from 0x8000 to 0x10000 in EthernetSoC.

soc_core: revert wishbone2csr to __init__ but add with_wishbone parameter