power_decoder: reflect a new XO bit

svp64.py: sync remap opcode

svp64.py: sync svshape opcode

add BM-Form and CRB-Form for bitmanip

add to VA-Form, alter XO on SVM and SVRM Form

add VA2-Form for Bitmanip ops [DRAFT]

add L field to TLI-Form for grwvlut

cut/paste error resulted in Rc=0 twice, should be Rc=1

cut/paste error resulted in Rc=0 twice, should be Rc=1

add "DRAFT" in front of svfparith instruction descriptions

add ci

add SimpleV-Form SVL/SVM/SVRM to svp64.py

rename comments persistent bit on svremap

comments for setvl were the wrong bit-position
not the actual fields (whew)

update comments on sv.svstep

remove sv.setvl but *not* sv.svstep

whitespace

Revert "remove appearance of supporting sv.setvl and sv.svstep"

This reverts commit 7351a6051e032234cb52a0833f3eb2262023a775.

remove appearance of supporting sv.setvl and sv.svstep

add code-comments explaining that setvl, svstep svremap and svshape are
all 32-bit *only* as they are *control* instructions not themselves
vector instructions

sv_binutils: do not index array entries

sv_binutils: update disclaimer

sv_binutils: whitespaces cleanup, another take

space at end of lines

code-comments on madded and divmod2du should say RS=RT+MAXVL now

properly fix pagereader.py to parse markdown with indented comments
these are supposed to be developer-hints rather than actually end up
in the pseudocode itself

allow HTML comments to start with whitespace
this is very deliberate as these comments should not appear in the
pseudocode

add Rc to ternlogi

format code

add make generate

add svfixedarith.py to .gitignore

fix syntax error

whitespace cleanup

re-run sv_analysis to add mode field to csvs

add missing SVP64 RM "Mode" field which qualifies instructions
as either NORMAL, LDST, BRANCH, or CROPS

higher bits need to be checked for overflow not lower
after swapping RC and RA, RC is now in the higher bits of divmod2du

invert RC and RA, making divmod2du more like divdu
not divdeu

accidentally added svfixedarith.mdwn to wiki rather than
as an underlay in openpower-isa repo

sv_binutils: fix fields enum c_decl method

sv_binutils: fix fields enum naming

sv_binutils: comment about enum aliases

sv_binutils: fix missing fields aliases

sv_binutils: wrap SVP64_FIELD_SET macro

sv_binutils: undefine temporary macros

sv_binutils: refactor fields generation

sv_binutils: support any arguments in c_value method

sv_binutils: convert c_var methods to simple functions

sv_binutils: introduce Bitmap class

selectable_int: remove debug prints

sv_binutils: fix metaclass arguments

selectable_int: derive SelectableIntMapping on per-class basis

sv_binutils: generate fields tables

sv_binutils: introduce Enum c_name property

sv_binutils: generate entries and num_entries via classes

sv_binutils: allow to instantiate integers from symbols

sv_binutils: introduce fields generation

isa.caller: support default SVP64PrefixFields initialization

sv_binutils: simplify array syntax

sv_binutils: introduce uint8_t and size_t; drop integer metaclass

sv_binutils: deprecate Opcode classes

sv_binutils: introduce prefix and suffix in c_var method

sv_binutils: introduce Array class

sv_binutils: use c_typedef more often

sv_binutils: integrate c_typedef into base metaclass

sv_binutils: introduce Integer class

sv_binutils: inherit metaclasses correctly

sv_binutils: inherit Struct; drop code duplication

sv_binutils: introduce Struct helper class

sv_binutils: follow cls arguments naming conventions

selectable_int: simplify SelectableIntMapping class

sv_binutils: support custom enum tags

sv_binutils: simplify enum metaclass

isa.caller: support whole integer pseudo-field

isa.caller: refactor SVP64PrefixFields class

isa.caller: refactor SVP64RMFields class

selectable_int: introduce SelectableIntMapping class

selectable_int: make FieldSelectableInt.__repr__ more flexible

selectable_int: make SelectableInt.__repr__ more flexible

selectable_int: allow range in FieldSelectableInt

sv_binutils: introduce opsel mappings

double-equals in setup.py dependencies

add description of modes, copied from specs

Revert "sv_binutils: generate register categories mapping"

This reverts commit b2943e73797b6544e15ea43a14cf57b2275509d6.

add extra links to modes

require pygdbmi 0.9.0.3

attempt to get QemuController operational
(have not used it in a long time)

sv_binutils: generate register categories mapping

add SPDX-License-Identifier rather than License:

format code

whitespace (80 char limit)

comment 64-bit of predicate (all 1s)

clarify comments on EXTRA2 exceptions for encoding regnums

test commit 2

test commit for mirroring

Revert "add WIP text_tree_graph.py"

This reverts commit f684acfa32ba1ef8c52abc5876da2b73696862dd.

damage to installations has been enacted by failing to run unit
tests which would easily confirm that adding __init__.py
was inappropriate

Revert "add python generator version of tree reduction"

This reverts commit 2fe0ce6285864927127d8226171c566886b87e89.

damage has occurred to installations by failing to run unit
tests which easily show that adding __init__.py causes imports to fail

add python generator version of tree reduction

add WIP text_tree_graph.py

sv_binutils: introduce constants class

openpower.consts: replace botchify with metaclass