add Z-23 to RT FRS FRT

Added English language description for stdupsx instruction

Added English language description for sthupsx instruction

Added English language description for sthupsx instruction

Added English language description for stbupsx instruction

Added English language description for ldupsx instruction

add RS/FRT/FRS to Z-23 Form for ls004
https://bugs.libre-soc.org/show_bug.cgi?id=1055

Added English language description for lwaupsx instruction

Added English language description for lwzupsx instruction

Added English language description for lhaupsx instruction

Added English language description for lhzupsx instruction

change ld/st shift to Z23-Form

Added English language description for lfdupsx instruction

Added English language description for lbzupsx instruction

Added English language description for stfdux instruction

add comment/header on ld/st shift instructions

Test case (all same nos) for maxloc

add asserts to check results

whitespace

Test case (all zeroes) for maxloc

msr and svstate default to None in TestCase, they're replaced with actual values in ISACaller

no point defining nm=-1

add 2nd maxloc case

move maxloc to isacaller directory

python conversion of maxloc.c

add TRAP docs

misc fixes for fallout of copying insn inputs

System Call Interrupts do *not* set SRR1[TRAP]

See PowerISA v3.1B Book III 7.5.14

support TRAP being called without setting a trap_bit

only write outputs that have .ok == True

use create_full_args to generate insn arg list

add SelectableInt.ok

helper for one-source-of-truth for insn argument list for ISACaller and parser

copy_assign_rhs must retain subclasses of SelectableInt

log load/stores to InstrInOuts

format code

misc AST correctness fixes

fix maxloc

add debug print

whoole stack of whitespace corrections

more crap removed

remove unnecessary cruft from Makefile

Removed unused include: bug #676

Adding fortran C example for Shriya, bug #676

rename all load/store update-shifted-post-increment to *upsx

https://bugs.libre-soc.org/show_bug.cgi?id=1048#c21

fix instruction name conflicts

remove lhaup from pifixedloadshift -- all pi-shift instructions are indexed X-Form rather than D-Form

detect duplicate instructions

rename pifpstore instructions, add "p" into names

use of the word "Kind" is too irritating. replace all occurrences with "Type".
cannot replace lowercase "kind" with "type" as it is a python keyword.
have to think of a better (*short*) argument name

comment on rfid doing a swap-backup of the program, must find
out why and fix it so that is not necessary

add LSHIFT and RSHIFT operators to parser. reluctantly

look for and allow blank lines in pseudocode as well
as english description. remove use of regex (too complex to understand)

missing colon on end of "Description"

remove use of regex (this code is REQUIRED to be SIMPLE)

move DEFAULT_MSR handling from add_case to ISACaller

syscall: improve architecture detection

install pytest-subtests==0.11.0

generate syscalls.json

whitespace cleanup

Revert "skip broken test"

requested by luke:
https://bugs.libre-soc.org/show_bug.cgi?id=1193#c1

This reverts commit e0a4f19b2c90be84a77a4aa584c6d60e508d92f5.

Revert "Revert "fix bug where pseudo-code assignments modify more than just the variable being assigned to""

we need copy_assign_rhs

See https://bugs.libre-soc.org/show_bug.cgi?id=1066

This reverts commit bd3b54e83101217dc32da09083c6a3858fd7c600.

Revert "fix bug introduced by having to revert unauthorized addition of"

we need copy_assign_rhs

See https://bugs.libre-soc.org/show_bug.cgi?id=1066

This reverts commit 9dab88318a2938f14873804d83bf85ef9ae2fb93.

skip broken test

it wasn't obvious how to fix it, see https://bugs.libre-soc.org/show_bug.cgi?id=1193

fill in manually verified expected state for TrapTestCase.case_2_kaivb_test

based on the Programming Note on left side of PowerISA v3.1B page 1289 (1315)

format code

reduce mmap BLOCK_SIZE to 1 << 28 so it works on armv7a

syscall: handle architecture aliases

syscall: handle arm and aarch64 architectures

test_syscall: hardcode MSR validation

test_syscall: check MSR; update expected PC

isa/test_runner: support initial_msr parameter

isa/caller: return from interrupt upon syscall emulation

test_syscall: provide code for future SPR checks

isa/caller: refactor sc logic

test_caller: introduce syscall tests

isa/caller: enable host-backed memory for scemu

test/runner: introduce use_syscall_emu parameter

isa/caller: introduce use_syscall_emu parameter

isa/test_runner: support additional parameters

isa/caller: remove redundant check

isa/caller: provide sc and scv instructions wrapper

add extra comments to sc-rfid test

add a test which does both sc and rfid, and does rudimentary
checking that they are executed in expected order by setting some GPRs.
a whole bunch of NOPs were added to get the assembler to start at 0xc00
with a jump right at the start. terrible hack but does the job.

Added assert to check inner/outer results match

Replace flatten func with builtin reduce()

Readded the flatten func (removed accidentally)

add expected results to "sc" instruction in TrapTestCase.
this demonstrates how "sc" is meant to work in standard (system) mode.
this *may* be exactly what TestIssuer does, it will have to be checked

add SRR0 and SRR1 to list of special_regs in parser
which are not treated as "create on assign".

annoying - call the TRAP() function in system.mdwn "sc" instruction.
setting NIA and MSR is tricky, it involves reading some english text
that is very unclear (Book III section 4.3.1 which then in turn says
"go to section 7.5 page 1076").
given that we are not implementing hypervisor or LEV=1/2/3 it is just
simpler to call TRAP(0xc00)

fix bug introduced by having to revert unauthorized addition of
copy_assign_rhs

Revert "fix bug where pseudo-code assignments modify more than just the variable being assigned to"

This reverts commit 4e701a851536bba6648779c183293ba75e7ea7b8.

adding copy_assign_rhs was added without authorization or discussion and
is damaging the simulator

add sc test to TestTrapCases

add test_caller_trap.py which stunningly actually works reasonably well
(TrapTestCase has only previously been run on TestIssuer)

power_enums: mention sc and scv instructions

add "is_idle" capability to inorder.py so that after adding
instructions the pipeline continues to propagate

settting pushed_to_decode true

Added an extra unit test test_trace1

Added pure python mat multiply (outer and inner product versions). Made result printing parametrisable.

doh, use reduce on operator.add already