cores/up5ksram: optimize bus.adr decoding

cores/up5kspram: simplify and add support for all width/depth configurations

cores/pwm: remove clock_domain support (better to use ClockDomainsRenamer), make csr optional

cores/spi: rename add_control paramter to add_csr

soc_core: add SoCMini class (SoCCore with no cpu, sram, uart, timer) for simple designs

Merge pull request #219 from flammit/fix-ecp5-pll

soc: cores: fix name of EHXPLLL output clock in ECP5PLL

soc: cores: fix name of EHXPLLL output clock in ECP5PLL

cores/spi: fix/simplify loopback

README: update banner

cores/spi: move CSR control/status to add_control method, add loopback capability and simple xfer loopback test

Moving control/status registers to add_control method allow using SPIMaster directly with exposed signals.
Add loopback capability (mostly for simulation, but can be useful on hardware too).

soc/cores: add ECC (Error Correcting Code)

Hamming codes with additional parity (SECDED):
- Single Error Correction
- Double Error Detection

platforms/tinyfpga_bx: add serial extension

README: add a few links to papers/presentations/tutorials

Merge pull request #218 from railnova/zynq

[fix] Slave interface HP0 clk name

[fix] Slave interface HP0 clk name

Merge pull request #217 from sergachev/master

spi: change CSR to CSRStorage

spi: change CSR to CSRStorage

soc_zynq: use zynq fabric reset as sys reset

soc_zynq: add missing axi hp0 clock

soc_zynq: move axi gp0 clock connection to add_gp0 method

soc_core: use fixed 16MB CSR address space

Using too small CSR address space cause a regression on PCIe SoC, this would
need to be understood if we want to reduce CSR address space under 16MB.

soc_sdram: limit main_ram to 512MB for now

Otherwise breaks linux-on-litex-vexriscv for targets with 1GB of ram, could
be removed when mem_map will be reworked on linux-on-litex-vexriscv.

compiler-rt: update to new location, fixes #209

soc_core: declare csr address size when registering csr, fixes #212

soc_cores: fix typos

Merge pull request #214 from gsomlo/gls-alignment-fixup

soc_core: additional csr_alignment follow-up fixes

soc_core: additional csr_alignment follow-up fixes

- Update a few additional places to use DFII_ADDR_SHIFT instead of
  a hard-coded 4, which assumed 32-bit alignment.

- Force 64-bit alignment Rocket -- the only supported configuration!

This is a fixup for commit f4770219, tested on Rocket and 64bit Linux.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

soc_core: add csr_alignment to allow 64-bit alignment with 64-bit CPUs

soc/integration: uniformize configuration constants declaration in SoCs (use self.config instead self.add_constant)

software/libbase/id: update code (length is now fixed to 256)

cores: add simple PWM (Pulse Width Modulation) module

core/spi: make cs_n optional (sometimes managed externally)

cores/spi_flash: add non-memory mapped S7SPIFlash modules based on SPIMaster (for design were we only want to re-program the bistream)

cores: add ICAP core (tested with reconfiguration commands)

cores: add simple and minimal hardware SPI Master with CPOL=0, CPHA=0 and build time configurable data_width and frequency.

soc/cores/spi: remove too complicated and does not seem reliable in all cases.

cores: add bitbang class with minimal hardware for I2C/SPI software bit-banging

cores: remove nor_flash_16 (obsolete, most of the boards are now using SPI flash)

cores/gpio: remove Blinker

Merge pull request #210 from DurandA/master

Add verilog submodule from CPU cores to manifest

Add verilog submodule from CPU cores to manifest

csr: add assert to ensure CSR size < busword (thanks tweakoz)

soc_core: update default RocketChip mem_map

soc_core: rearrange default mem_map

bios/main: fix #ifdefs for fw command

libnet/tftp: fix compilation warning

bios/main: fix spiflash compilation warnings

soc_sdram: allow main_ram_size > 256MB (limitation no longer exists)

targets: use new prefered way to add wishbone slave

soc_core: use new way to add wisbone slave (now prefered)

soc_core: remove 256MB mem_map limitation

mem_map was limited to 8 256MB for simplicity but has become an issue for
complex SoCs. Default mem_map size is still 256MB (retro-compatibility) but
size can now be specified.

soc/core: remove #!/usr/bin/env python3

Merge pull request #206 from gsomlo/gls-tftp-spinner

BIOS: TFTP: ASCII spinner progress indicator (cosmetic)

BIOS: TFTP: ASCII spinner progress indicator (cosmetic)

Merge pull request #204 from antmicro/write_to_flash

fw (flash write) command

core/spi_flash: re-integrate bitbang write support

bios: add fw (flash write) command

README: remove LiteUSB (deprecated)

boards: community supported boards are now located at https://github.com/litex-hub/litex-boards

liteeth: update mac imports (olds still works, but that's now the prefered way)

soc/cores: add usb_fifo with FT245 USB FIFO PHY from LiteUSB, deprecate LiteUSB

LiteUSB was not up to date was not a real USB PHY but was just providing USB FIFO PHYs.
New true USB cores are now available: Daisho, ValentyUSB, so it's better using
then for true USB support. We only keep the FT245 FIFO PHY in LiteX that can be
useful to interface with USB2/USB3 USB FIFOs.

README: update Intro

make sure #!/usr/bin/env python3 is before copyright header

test: add copyright header

add CONTRIBUTORS file and add copyright header to all files

bios/sdram: set init_done/error when DDRCTRL is present (litedram_gen)

Convert top level comment to a docstring.

Merge pull request #202 from xobs/add-up5kspram

soc: cores: add up5kspram module

soc: cores: add up5kspram module

The ICE40UP5K has 128 kB of SPRAM that's designed to be used
as memory for a softcore.  This memory is actually 4 16-bit
chunks that we can gang together to give us either 64 kB or
128 kB.

Add a module that will allow us to use this memory in an ICE40.

Signed-off-by: Sean Cross <sean@xobs.io>

cores/frequency_meter: allow passing clk to be measured as a parameter

Merge pull request #201 from gsomlo/gls-fix-initmem

tools/litex_sim: fix default endianness for mem_init

tools/litex_sim: fix default endianness for mem_init

Initializing ROM and/or RAM content requires knowing the CPU
endianness before the SimSoC->SoCSDRAM->SoCCore constructor
sequence is invoked (before the SoC's self.cpu.endianness
could be accessed). Given that the majority of supported CPU
models use "little", set it as the new default, and override
only for the two models that use "big" endianness.

Merge pull request #200 from gsomlo/gls-rocket-variants

cpu/rocket: add "linux" (MMU) and "full" (MMU & FPU) variants

cpu/rocket: add "linux" (MMU) and "full" (MMU & FPU) variants

cpu/rocket: update submodule

integration/soc_core: move cpu_variant checks/formating to cpu

cpu/vexriscv: add "linux+no-dsp" variant

cpu/vexriscv: update

targets/ulx3s: use CAS latency of 3 to be compatible with production boards

Merge pull request #199 from ambrop72/no-ethmac-fix

bios: Fix build when ethphy is present but ethmac is not.

bios: Fix build when ethphy is present but ethmac is not.

While testing my Ethernet DMA, I renamed the `ethmac` module to `ethmac_dma` so that it wouldn't be used from the BIOS, but I got an undefined reference to `eth_init` because `bios.c` checks different CSR defines than the code that defines `eth_init`.

test/test_axi: remove litex.gen.sim import (was only useful for debug)

setup.py: add migen to install_requires

Merge pull request #198 from TomKeddie/tomk_20190610_artyspi

boards/arty : Add directly connected spi clk pin

test/test_code8b10b: add test_coding

boards/arty : Add directly connected spi clk pin to avoid need for STARTUPE2

test/test_prbs: add PRBSGenerator/Checker tests

soc/cores: add PRBS (Pseudo Random Binary Sequence) Generator/Checker

Imported from LiteICLink. PRBS can be useful for different purposes, so is
better integrated in LiteX.

tools/litex_term: exit on 2 consecutive CTRL-C

When running OS with LiteX and when LiteXTerm is use, we want to be able to
send CTRl-C to the OS. Ensure a specific sequence is sent to close the terminal.

cpu/vexriscv: update submodule

doc: add litex-hub logo

doc: redesign new logo

doc: add new logo

cpu/vexriscv: update submodule

build/sim: allow configuring verilator optimization level

build/sim: allow defining start/end cycles for tracing

build/sim: use -O0 for verilator compilation

In most of the case, execution speed is already fast enough with -O0 and
with complex design -O0 is a lost faster to compile than -O3. In the future
we could add a switch to choose which optimization we want.

soc/integration/soc_core: list rocket as supported CPU

software/bios: change prompt to "litex" in green.

integration/soc_core: improve readibility (add separators/comments)