presentation progress

presentation progress

Added support for blanks after -I and -D in read_verilog

Fixed a bug in miter command

Added sat -show-inputs and -show-outputs

Added show -color support for cells and finished show -label implementation

Fixed comment/eol parsing in ilang frontend

Added constant size expression support of sized constants

Added note about SystemVerilog assert statement to README

Added miter command

Progress on presentation

More changes to techlibs/common/simlib.v for LEC

presentation progress

Bugfix in name resolution with generate blocks

Added yosys -H for command list

presentation progress

presentation progress

Tiny change in example script in README

Added -h command line option

Added test comments to techlibs/cmos/cmos_cells.lib

Updated ABC to hg rev e6b09e1

Added read_verilog -icells option

Major rewrite of techlibs/common/simlib.v for LEC (cadance conformal)

presentation progress

Renamed manual/FILES_* directories

Progress on presentation

Progress on presentation

Added first presentation slides

Merge branch 'btor' of https://github.com/ahmedirfan1983/yosys

Merge pull request #21 from hansiglaser/master

beautified write_intersynth, enabled multiple "-map" for the extract pass

enabled multiple "-map" for the extract pass

beautified write_intersynth

root bug corrected

Added support for // comments in liberty parser

Merge branch 'btor'

removed regex include

merged clifford changes + removed regex

Use techmap -share_map in btor scripts

Moved btor scripts to backends/btor/

Restored Makefile

Restored IdString::check()

Merge branch 'btor' of https://github.com/ahmedirfan1983/yosys into btor

Fixed handling of unsized constants in verilog frontend

minor change in script

Merge branch 'master' of https://github.com/cliffordwolf/yosys into btor

Fixed algorithmic complexity of AST simplification of long expressions

slice bug corrected

assert feature

Merge branch 'master' of https://github.com/cliffordwolf/yosys into btor

Added hilomap command

Added sat -tempinduc and sat -prove-asserts

Added $assert support to satgen

Added $assert cell

Added Verilog parser support for asserts

script added

Merge branch 'master' of https://github.com/ahmedirfan1983/yosys into btor

Fixed $lut simlib model for a wider range of tools

Fixed parsing of verilog macros at end of line

More changes to simlib to make it friendlier to a wider range of tools

Fixed a type in $mem model in simlib.v

Merge branch 'master' of https://github.com/ahmedirfan1983/yosys

Merge branch 'master' of https://github.com/cliffordwolf/yosys

pmux2mux

Removed cases of trailing comma in stdcells.v

Added $bu0 cell to simlib.v

Improved setundef random number generator

Added setundef command

Some improvements in log_dump_val_worker() templates

Added techlibs/common/pmux2mux.v

verilog default options pull
shift operator width issues

Merge branch 'master' of https://github.com/ahmedirfan1983/yosys into btor

Merge pull request #4 from cliffordwolf/master

verilog defaults

Added verilog_defaults command

Added support for $adff with undef data inputs to opt_rmdff

Added select -assert-none and -assert-any

Merge branch 'master' of https://github.com/ahmedirfan1983/yosys into btor

Merge pull request #3 from cliffordwolf/master

memory_unpack

Added automatic memid generation to memory_unpack command

Added memory_unpack command

slice error corrected

width issues
dff cell for more than one registers

Merge branch 'master' of https://github.com/ahmedirfan1983/yosys into btor

Merge pull request #2 from cliffordwolf/master

hierarchy

Merge pull request #20 from mschmoelzer/master

Include unistd.h in passes/hierarchy/hierarchy.cc (required for access(3))

Include unistd.h in passes/hierarchy/hierarchy.cc (required for access(3))

This fixes compilation errors on Arch Linux.

Signed-off-by: Martin Schmölzer <martin.schmoelzer@student.tuwien.ac.at>

Added hierarchy -libdir option

renamed LibertyParer to LibertyParser

Added "+" to list of liberty token characters

BTOR backend

Merge branch 'master' of https://github.com/ahmedirfan1983/yosys into btor

Merge pull request #1 from cliffordwolf/master

Added "opt_const -mux_undef"

Added "opt_const -mux_undef"

Fixed typo in frontends/ast/simplify.cc

Improved performance of freduce input cone reduction

Improved freduce performance on const signals

Performance improvements in freduce pass

More freduce cleanups

Added updating of RTLIL::autoidx to ilang frontend

Cleanups in freduce command

Fixed SAT and ConstEval undef handling for $pmux and $safe_pmux