add name to HyperRAM module so as to be able to pass name
to resource bus.  this allows multiple HyperRAM modules to be added

remove unneeded dependencies

simulation pads naming corrections for HyperRAMPads

work through the CSns to give the appearance of having a larger hyperram
memory when in fact, when one IC runs out of address space the next
one is activated.  this is not particularly fast but it is simple
and functional

add cs_latch as a peer of bus_latch in case the address changes
add a "ck_active" signal in hyperram.py

minor simplification of hyperram: using constants
in m.If(test) can be done as plain python "if(test)"

extend cs in hyperram to multiple bits

update code-comments

add reset pad to hyperram, should be set externally

hyperram CS inverted (corrected)

sort out hyperram ports down to test class

fix attributes, sort out address

rename hyperram clk pads to "ck"

cleanup

add ports function to HyperRAMPHY

rename TestHyperRAMPHY to just HyperRAMPHY

move HyperRAMPads and Test PHY to hyperram.py module

remove redundant implementation of migen "timeline"
(this is the 2nd copy seen in the wild, the other is in GRAM by Jean-Thomas)

document useful "add_extension" for HyperRAM PMODs

update HyperRAM module and add unit test

add first version of hyperram.py

examples/minerva_soc: fix typo.

sim.blackboxes.serial: add missing Verilog blackbox.

cores.litedram: add device to generated YAML configuration.

Also, fix wrong build product path.

test: fix broken tests.

Add LiteEth support.

soc.cpu: generate BIOS configuration from SoC constants.

Also, merge examples/{sdram,sram}_soc as minerva_soc.

periph.serial: add PHY as parameter, in order to use a blackbox.

periph: conform with nmigen-soc breaking changes.

* use window names for CSR banks and bus interfaces.
* do not assign a memory map at window creation (doing so would freeze the
  memory map)
* use ResourceInfo when dumping resources.

cores.litedram: remove name_force parameter from Core constructor.

It was previously moved to Core.build().

cores.litedram: add SDR DRAM type.

Add support for configuration constants.

cores.pll: add PLL generators for Lattice ECP5 and Xilinx 7 Series.

sim.blackboxes: add serial blackbox, with a serial_pty driver.

sim: add CXXRTL integration.

examples/sdram_soc: reduce L1 sizes to 1KB to meet timing.

software/bios: bump version.

Also, pin LiteX dependencies to the revision used by lambdasoc-bios.

setup.py,requirements.txt: add LiteX dependencies.

examples/sram_soc: fix platform paremeter help.

examples/{sram,sdram}_soc: add --build-dir parameter.

examples/sdram_soc: add --platform parameter.

cores.litedram: move memory map population to _populate_ctrl_map().

cores.litedram: move name conflict detection to the builder.

Add SDRAMPeripheral and SDRAMSoC example.

soc.base: add support for adding user-provided template parameters.

soc.base: add socproperty(weak=True) for optional properties.

cores: add LiteDRAM core.

tools.flterm: warn and continue after failed TIOCMBIC ioctl.

periph.serial: update default rx_depth value to 256.

This is allows the RX FIFO to buffer a complete SFL frame, to avoid a
race condition during a serialboot at a high baudrate.

periph.serial: use buffered FIFOs to help BRAM inference.

test.test_periph_serial: fix loopback test.

test: _wishbone.py → utils/wishbone.py

test: move to sim = Simulator(dut) instead of context manager.

setup.py: update dependencies.

Also, add nmigen to requirements.txt.

software/bios: bump version.

setup.py: do not install package as a zip file.

MANIFEST.in: fix compiler-rt path.

periph.base: use bridge granularity as CSR bus data width.

periph.event: clear pending bits of level-triggered events.

software/bios: bump version.

Fixes #9

Merge pull request #4 from jeanthom/fix-base-soc

Fix ConfigBuilder instantiation in SoC base class

Merge pull request #3 from jeanthom/master

Throw exception if two CSR in the same bank have the same name

Fix ConfigBuilder instantiation in SoC base class

Throw exception if two CSR have the same name

Use HTTPS for lambdasoc-bios submodule URL.

Fixes #1.

soc.cpu: log build output to stderr

README: fix install instructions

Move non-PyPI dependencies to requirements.txt

MANIFEST: fix non-directory includes

Add software/bios to MANIFEST.in

Add README and LICENSE

tools: add flterm

examples: add sram_soc example

soc.cpu: add CPUSoC and BIOSBuilder

soc.base: add SoC and ConfigBuilder

cpu: add MinervaCPU

Add .gitignore

periph.intc: add GenericInterruptController

periph.serial: add AsyncSerialPeripheral

periph._event → periph.event

periph.sram: add SRAMPeripheral

periph.timer: add TimerPeripheral

periph: add Peripheral base class

Add setup.py

Initial commit