Merge pull request #304 from esden/gsed-darwin

Use gsed vs sed on Darwin.

Use -E sed parameter instead of -r.

BSD sed equivalent to -r parameter is -E and it is also supported in GNU
sed thus using -E results in support on both platforms.

Add assert check in "yosys-smtbmc -c"

Improve yosys-smtbmc cover() support

Partially implement cover() support in yosys-smtbmc

Further improve cover() support

Add $cover cell type and SVA cover() support

Add assert/assume support to verific front-end

Update ABC to hg rev fe96921e5d50

Update ABC scripts to use "&nf" instead of "map"

Merge branch 'C-Elegans-opt_compare_pr'

Fix indenting and log messages in code merged from opt_compare_pr

Merge branch 'opt_compare_pr' of https://github.com/C-Elegans/yosys into C-Elegans-opt_compare_pr

Improve opt_rmdff support for $dlatch cells

Refactor and generalize the comparision optimization

Generalizes the optimization to:
a < C,
a >= C,
C > a,
C <= a

Add "yosys-smtbmc --aig <aim_filename>:<aiw_filename>" support

Add $ff and $_FF_ support to equiv_simple

Add "yosys-smtbmc --aig-noheader" and AIGER mem init support

Be more conservative with merging large cells into FSMs

Add warnings for quickly growing FSM table size in fsm_expand

Merge branch 'master' of github.com:cliffordwolf/yosys

Fix RTLIL::Memory::start_offset initialization

Do not use b.as_int() in calculation of bit set

Add "enum" and "typedef" lexer support

Optimize compares to powers of 2
Remove opt_compare and put comparison pass in opt_expr

assuming a [7:0] is unsigned
a >= (1<<x) becomes |a[7:x]
a <  (1<<x) becomes !a[7:x]

Additionally:
a >= 0 becomes constant true,
a < 0 becomes constant false

delete opt_compare.cc
revert opt.cc to commit b7cfb7dbd (remove opt_compare step)

Merge pull request #293 from thoughtpolice/minor-cleanup

Delete some dead code in the Hierarchy pass

passes/hierarchy: delete some dead code

Signed-off-by: Austin Seipp <aseipp@pobox.com>

Fix issue #269, optimize signed compare with 0

add opt_compare pass and add it to opt
for a < 0:
    if a is signed, replace with a[max_bit-1]
for a >= 0:
    if a is signed, replace with ~a[max_bit-1]

Fix bug in AstNode::mem2reg_as_needed_pass2()

Fix $initstate handling bug in yosys-smtbmc

Update ABC to hg id f8cadfe3861f

Updated ABC to hg id 38b26a543f1d

Fixed handling of local memories in functions

Added "check -initdrv"

Added handling of local memories and error for local decls in unnamed blocks

Implicitly set "yosys-smtbmc --noprogress" on windows

Fixed typo in tests/simple/arraycells.v

Fixed "yosys-smtbmc --noprogress"

Added Verilog $rtoi and $itor support

Handle "always 1" like "always -1" in .smtc files

Added cell port resizing to hierarchy pass

Updated ABC to hg id 55cd83f432c0

Bugfix in RTLIL::SigSpec::remove2()

Updated ABC to hg id 8c6a635f7a20

Improved write_json help message

Updated ABC to hg id f591c081d5e7

Merge pull request #284 from azonenberg/master

greenpak4: Support for many new cell types

Merge pull request #1 from azonenberg-hk/master

Pull changes from HK trip

Merge https://github.com/cliffordwolf/yosys

Simplified log_spacer() code

Added "yosys -W regex"

Added AIGER back-end to automatic back-end detection

Updated ABC to hg rev a4872e22c646

Updated ABC to hg rev 8bab2eedbba4

greenpak4: Added INT pin to GP_SPI

greenpak4: removed unused MISO pin from GP_SPI

greenpak4: Removed SPI_BUFFER parameter

greenpak4: replaced MOSI/MISO with single one-way SDAT pin

greenpak4: Changed port names on GP_SPI for clarity

greenpak4: Initial implementation of GP_SPI cell

Merge https://github.com/cliffordwolf/yosys

greenpak4: Updated GP_DCMP cell model

greenpak: Fixes to GP_DCMP* blocks. Added GP_CLKBUF.

Added "verilog_defines" command

greenpak4: Initial version of GP_DCMP skeleton (not yet usable). Changed interface to GP_DCMPMUX

greenpak4: More fixups of GP_DCMPx cells

greenpak4: And another typo :(

greenpak4: Fixed another typo

greenpak4: Fixed typo

greenpak4: Cleaned up trailing spaces in cells_sim

greenpak4: Added GP_DCMPREF / GP_DCMPMUX

Bugfix in comment handling

Merge https://github.com/cliffordwolf/yosys

Added $anyconst support to AIGER back-end

Merge branch 'LSS-USP-unit-test-structure'

Some minor CodingReadme changes in unit test section

Build hotfix in tests/unit/Makefile

Added GP_PWRDET block, BANDWIDTH_KHZ parameter to GP_ABUF

Improved unit test structure

Signed-off-by: rodrigosiqueira <rodrigosiqueiramelo@gmail.com>
Signed-off-by: chaws <18oliveira.charles@gmail.com>
* Merged run-all-unitest inside unit-test target
* Fixed Makefile dependencies
* Updated documentation about unit test

greenpak4: Added support for inferred input/output inverters on latches

greenpak4: Can now techmap inferred D latches (without set/reset or output inverter)

greenpak4: Inverted D latch cells now have nQ instead of Q as output port name for consistency

Added GP_DLATCH and GP_DLATCHI

Initial implementation of techlib support for GreenPAK latches. Instantiation only, no behavioral inference yet.

Updated help text for synth_greenpak4

Added explanation about configure and create test

Added explanation about configure unit test environment and how to add new unit tests

Added required structure to implement unit tests

Added modifications inside the main Makefile to refers the unit test Makefile.
Added separated Makefile only for compiling unit tests.
Added simple example of unit test.

Signed-off-by: Charles Oliveira <18oliveira.charles@gmail.com>
Signed-off-by: Pablo Alejandro <pabloabur@usp.br>
Signed-off-by: Rodrigo Siqueira <siqueira@ime.usp.br>

Added $assert/$assume support to AIGER back-end

Improved yosys-smtbmc default -t/--assume-skipped for --cex and --aig

Updated ABV to hg rev 8b555d9e67cf

Added examples/aiger/

Added "yosys-smtbmc --aig"

Added support for partially initialized regs to smt2 back-end

Added "write_aiger -zinit -symbols -vmap"

Added "write_aiger" command

Added "design -reset-vlog"

Improved equiv_purge log output

Bugfix in smt2 back-end for pure checker modules

Added support for macros as include file names

Bugfix in "read_verilog -D NAME=VAL" handling