Working simple_abc9 tests

abc9 to only disconnect output ports of AND and NOT gates

write_xaiger to use original bit for co, not sigmap()-ed bit

Add abc9.v testcase to simple_abc9

Merge branch 'clifford/dffsrfix' of https://github.com/YosysHQ/yosys into xaig

Fix opt_rmdff handling of $_DFFSR_???_ and $_DLATCHSR_???_, fixes #816

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ABC -> ABC9

abc9 to disconnect mapped_mods POs correctly, and do not count $_NOT_

read_aiger to not do -purge for clean

Merge pull request #817 from eddiehung/dff_init

Cleanup #805

lut/not/and suffix to be ${lut,not,and}

simple_abc9 tests to now preserve memories

read_aiger to also rename 0 index lut when wideports

Remove swap file

Remove simple_defparam tests

write_aiger: fix CI/CO and symbols

Move tests/techmap/abc9 to simple_abc9

Add tests/simple_abc9

abc9 to cope with multiple modules

abc9 to use & syntax for -fast, and name fixes

read_aiger: new naming fixes

read_aiger to name wires with internal name, less likely to clash

write_xaiger to not write latches, CO/PO fixes

synth to take -abc9 argument

abc9 to cope with indexed wires when creating $lut from $_NOT_

Add a quick abc9 test

Same for ascii AIGERs too

read_aiger to cope with non-unique POs

Merge branch 'master' into xaig

Merge pull request #805 from eddiehung/dff_init

write_verilog to write initial statement for initial flop state

abc9 to replace $_NOT_ with $lut

read_aiger to create sane $lut names, and rename when renaming driving wire

Add comment

Get rid of boost dep, fix the FIXMEs for Win32?

Instead of INIT param on cells, use initial statement with hier ref as
per @cliffordwolf

Revert "Add INIT parameter to all ff/latch cells"

This reverts commit 742b4e01b498ae2e735d40565f43607d69a015d8.

Merge https://github.com/YosysHQ/yosys into dff_init

Merge pull request #811 from ucb-bar/firrtlfixes

Update cells supported for verilog to FIRRTL conversion.

Get rid of debugging stuff in abc9

In read_xaiger, do not construct ConstEval for every LUT

Cleanup

read_aiger to ignore output = input of same wire; also create new output for different wire

Cleanup

write_xaiger to support non-bit cell connections, and cope with COs for -O

abc9 to write_aiger with -O option, and ignore dummy outputs

write_aiger -O to write dummy output as __dummy_o__

abc9 to handle comb loops, cope with constant outputs, disconnect using new wire

read_aiger to disable log_debug

expose command to not skip 'internal' wires beginning with '$'

read_xaiger() to use f.read() not readsome()

abc9 to cope with non-wideports, count cells properly

Tidy up write_xaiger

write_aiger() to perform CI/CO post-processing and fix symbols

read_aiger() to cope with constant outputs, mixed wideports, do cleaning

Move lookup inside if

Fixes needed for DFF circuits

Refactor

Cope with width != 1 when re-mapping cells

Removed unused variables, functions.

Append (instead of over-writing) EXTRA_FLAGS

abc9 to stitch results with CI/CO properly

read_aiger with more asserts, and call clean

write_xaiger to cope with unknown cells by transforming them to CI/CO

Update cells supported for verilog to FIRRTL conversion.
Issue warning messages for missing parameterized modules and attempts to set initial values.
Replace simple "if (cell-type)" with "else if" chain.
Fix FIRRTL shift handling.
Add support for parameterized modules, $shift, $shiftx.
Handle default output file.
Deal with no top module.
Automatically run pmuxtree pass.
Allow EXTRA_FLAGS and SEED parameters to be set in the environment for tests/tools/autotest.mk.
Support FIRRTL regression testing in tests/tools/autotest.sh
Add xfirrtl files to test directories to exclude files from FIRRTL regression tests that are known to fail.

More cleanup

More cleanup of write_xaiger

Get rid of formal stuff from xaiger backend

synth_ice40 to have new -abc9 arg

Leave FIXME for clean

Use module->addLut()

Fix stitching

Use ConstEval to compute LUT masks

Merge remote-tracking branch 'origin/read_aiger' into xaig

Merge https://github.com/YosysHQ/yosys into xaig

Rip out some more stuff

Fix sign handling of real constants

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Rip out unused functions in abc9

Add support for read_aiger -wideports

Add support for read_aiger -map

Parse 'm' in xaiger

WIP for ABC with aiger

Missing headers for Xcode?

Merge branch 'read_aiger' of github.com:eddiehung/yosys into read_aiger

Use module->add{Not,And}Gate() functions

Merge pull request #802 from whitequark/write_verilog_async_mem_ports

write_verilog: correctly emit asynchronous transparent ports

Merge pull request #806 from daveshah1/fsm_opt_no_reset

fsm_opt: Fix runtime error for FSMs without a reset state

Add read_xaiger

Add write_xaiger

Do not break for constraints

No increment line_count for binary ANDs

Do not ignore newline after AND in binary AIG

Copy backends/aiger/aiger.cc to xaiger.cc

Merge remote-tracking branch 'origin/dff_init' into read_aiger

Compile abc9

Refactor kernel/cost.h definition into cost.cc

Copy abc.cc to abc9.cc

addDff -> addDffGate as per @daveshah1

Fix tabulation

-module_name arg to go before -clk_name

Support and differentiate between ASCII and binary AIG testing