-auto-top should check $abstract (deferred) modules with (* top *)

read_verilog -defer should still populate module attributes

Add failing test

Merge pull request #1334 from YosysHQ/clifford/async2synclatch

Add $dlatch support to async2sync

Add (* clkbuf_sink *) to SRLC16E, reorder ports to match vendor

Merge pull request #1332 from YosysHQ/dave/ecp5gsr

ecp5: Add GSR and SGSR support

Merge pull request #1335 from YosysHQ/clifford/paramap

Add "paramap" pass

Fix typo

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "paramap" pass

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add $dlatch support to async2sync

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1325 from YosysHQ/eddie/sat_init

In sat: 'x' in init attr should be ignored

xilinx: Add SRLC16E primitive.

Fixes #1331.

Merge pull request #1292 from YosysHQ/mwk/xilinx_bufgmap

Add clock buffer insertion pass, improve iopadmap.

Ignore all 1'bx in (* init *)

Revert to using clean

improve clkbuf_inhibit propagation upwards through hierarchy

ecp5: Add GSR support

Signed-off-by: David Shah <dave@ds0.me>

Add "make bumpversion"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve tests to check that clkbuf is connected to expected

Merge branch 'master' into mwk/xilinx_bufgmap

Remove dupe in CHANGELOG, missing end quote

Merge tag 'yosys-0.9'

Yosys 0.9

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1112 from acw1251/pyosys_sigsig_issue

Fixed pyosys commands returning RTLIL::SigSig

Wire with init on FF part, 1'bx on non-FF part

Merge pull request #1327 from YosysHQ/clifford/pmgen

Add pmgen slices and choices

Add undocumented feature

indo -> into

Revert earliest to gcc-4.8, compile iverilog with default compiler

Revert "Bump to gcc-5 as `__warn_memset_zero_len' symbol not in 16.04!?!"

This reverts commit c82b2fa31f8965be2680c87af6cd9ac5d26ead4d.

Remove .0 from clang-8.0

Bump to gcc-5 as `__warn_memset_zero_len' symbol not in 16.04!?!

bionic -> xenial as its on whitelist

Bump gcc from 4.8 to 4.9 as undefined reference

... to `__warn_memset_zero_len'.
Also remove gcc-6, bump gcc-7 to gcc-9, clang from 5.0 to 8.0

Merge branch 'master' into mwk/xilinx_bufgmap

Forgot one

Merge branch 'master' into mwk/xilinx_bufgmap

Put abc_* attributes above port

Check clkbuf_inhibit=1 is ignored for custom selection

clkbufmap to only check clkbuf_inhibit if no selection given

Add simple clkbufmap tests

tests/techmap/run-test.sh to cope with *.ys

Mention clkbuf_inhibit can be overridden

Review comment from @cliffordwolf

Merge remote-tracking branch 'origin/master' into mwk/xilinx_bufgmap

Make macOS depenency clear

Merge pull request #1326 from mmicko/doc-update

Make macOS dependency clear

Blocking assignment

Fix port hanlding in pmgen

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add pmgen slices and choices

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Make macOS depenency clear

Do not propagate mem2reg attribute through to result

In sat: 'x' in init attr should not override constant

Spelling

do not require boost if pyosys is not used

require tcl-tk in Brewfile

Merge pull request #1322 from mmicko/pyosys_osx

do not require boost if pyosys is not used

do not require boost if pyosys is not used

Merge pull request #1319 from TeaEngineering/shuckc/brew-tcl-tk

require tcl-tk in Brewfile

Merge pull request #1317 from YosysHQ/eddie/opt_expr_shiftx

 opt_expr to trim A port of $shiftx/$shift

Bump year in copyright notice

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bump year in copyright notice

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix missing newline at end of file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1289 from mmicko/anlogic_fixes

Anlogic fixes and optimization

Fix missing newline at end of file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1281 from mmicko/efinix

Initial support for Efinix Trion series FPGAs

Copy-paste typo

require tcl-tk in Brewfile

Respect opt_expr -keepdc as per @cliffordwolf

Handle $shift and Y_WIDTH > 1 as per @cliffordwolf

Add cover()

Canonical form

Merge pull request #1316 from YosysHQ/eddie/fix_mem2reg

mem2reg to preserve user attributes and src

Add test

opt_expr to trim A port of $shiftx if Y_WIDTH == 1

Merge pull request #1315 from mmicko/fix_dependencies

Fix test_pmgen deps

mem2reg to preserve user attributes and src

Fix test_pmgen deps

Merge pull request #1314 from YosysHQ/eddie/fix_techmap

techmap -max_iter to apply to each module individually

Missing newline

Fix copy-paste typo

Grammar

Add test

techmap -max_iter to apply to each module individually

Merge pull request #1209 from YosysHQ/eddie/synth_xilinx

[WIP] synth xilinx renaming, as per #1184

Merge pull request #1304 from YosysHQ/eddie/abc9_refactor

Refactor abc9 to use port attributes, not module attributes

Merge remote-tracking branch 'origin/master' into eddie/synth_xilinx

Merge pull request #1298 from YosysHQ/clifford/pmgen

Improvements in pmgen

Merge branch 'master' into clifford/pmgen

Add test case for real parameters

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1308 from jakobwenzel/real_params

Handle real values when deriving ast modules

Merge pull request #1309 from whitequark/proc_clean-fix-1268

proc_clean: fix order of switch insertion

Fix typo

Fix typo

ID({A,B,Y}) -> ID::{A,B,Y} for opt_share.cc

Clarify with 'only'

Update doc

Unify abc_carry_{in,out} into abc_carry and use port dir, as @mithro

proc_clean: fix order of switch insertion.

Fixes #1268.

handle real values when deriving ast modules