Fix handling of Verilog ~& and ~| operators

Update ABC to hg rev efbf7f13ea9e

Add dff2ff.v techmap file

Fix AIGER back-end for multiple symbols per input/latch/output/property

Add "setundef -anyseq"

Improve write_aiger handling of unconnected nets and constants

Change default smt2 solver to yices (Yices 2 has switched its license to GPL)

Add aliases for common sets of gate types to "abc -g"

Add examples/osu035

Merge branch 'master' of github.com:cliffordwolf/yosys

Merge pull request #346 from azonenberg/master

greenpak4_counters: Added support for parallel output from GP_COUNTx cells

greenpak4_counters: Added support for parallel output from GP_COUNTx cells

Add workaround for CBMC bug to SimpleC back-end

Enable readline and tcl in mxe builds

Add missing AndnotGate() and OrnotGate() declarations to rtlil.h

Add $_ANDNOT_ and $_ORNOT_ gates

Add <modname>_init() function generator to simpleC back-end

Improve simplec back-end

Improve simplec back-end

Improve simplec back-end

Improve simplec back-end

Improve simplec back-end

Added support for more gate types to simplec back-end

Add first draft of simple C back-end

Update ABC to hg rev e79576e10d72

Fix boolector support in yosys-smtbmc

Add support for localparam in module header

Fix equiv_simple, old behavior now available with "equiv_simple -short"

Add support for `resetall compiler directive

Replace CRLF line endings with LF in de2i.qsf (quartus example)

Squelch trailing whitespace

Add MAX10 and Cyclone IV items to CHANGELOG

Merge pull request #337 from dh73/master

Add initial support for both MAX10 and Cyclone IV (E|GX) FPGAs

Add initial support for both MAX10 and Cyclone IV (E|GX) FPGAs

Add ConstEval defaultval feature

Fix gcc compiler warning

Add front-end detection for *.tcl files

Add minisat 00_PATCH_typofixes.patch

Remove use of <fpu_control.h> in minisat

Add "write_smt2 -stdt" mode

Add generation of logic cells to EDIF back-end runtest.py

Fix EDIF: portRef member 0 is always the MSB bit

Add simple EDIF test case generator and checker

Fix verilog pre-processor for multi-level relative includes

Improve smt2 encodings of assert/assume/cover, better wire_smt2 help msg

Add write_aiger $anyseq support

Allow $anyconst, etc. in non-formal SV mode

Disable opt_merge for $anyseq and $anyconst

Use hex addresses in smtbmc vcd mem traces

Add "chformal -assert2assume" and friends

Add "chformal" pass

Add smtbmc support for memory vcd dumping

Fix extra newline bug in write_smt2

Fix bug in smtio unroll code

Fix assert checking in "yosys-smtbmc -c --append"

Improve (and fix for stbv mode) SMT2 memory API

Add support for "yosys-smtbmc -c --append"

Update ABC to hg rev 3a95bfa55df7

Merge branch 'klammerj-master'

Improve "write_edif" help message

Move EdifNames out of double-private namespace

Clean up edif code, swap bit indexing of "upto" ports

Merge branch 'master' of https://github.com/klammerj/yosys into klammerj-master

Merge branch 'master' of github.com:cliffordwolf/yosys

Add $live and $fair support to AIGER back-end.

Add $live and $fair cell types, add support for s_eventually keyword

Merge pull request #322 from azonenberg/master

Add POUT to GP_COUNTx cells

Add "write_smt2 -stbv"

Merge https://github.com/cliffordwolf/yosys

Add SMT2 statebv mode (inactive for now)

Did as you requested, /but/...

Now the nets are wired in reverse again because the netlister still uses zero-based indices.

Merge pull request #320 from joshhead/uninstall-binpath-fix

Add missing slashes in paths for make uninstall

Add missing slashes in paths for make uninstall

Running make uninstall used to fail to remove binaries:
rm -vf /usr/local/binyosys /usr/local/binyosys-config #...etc

Fix Makefile so that it runs a command like this:
rm -vf /usr/local/bin/yosys /usr/local/bin/yosys-config #...etc

add options for edif flavors

*to force renames on wide ports
*to choose array delimiters
*to choose up or downwards indices

Add support for SystemVerilog unique, unique0, and priority case

Preserve string parameters

Fix mingw compile issue (2nd attempt)

Fix mingw compile issue (maybe.. I can't test it)

Added SystemVerilog support for ++ and --

Update ABC to hg rev 8da4dc435b9f

Add "yosys-smtbmc -S <opt>"

Merge https://github.com/cliffordwolf/yosys

Copy attributes to _TECHMAP_REPLACE_ cells

Fix eval implementation of $_NOR_

Merge https://github.com/cliffordwolf/yosys

Fix incorrect "incompatible re-declaration of wire" error in tasks/functions

Add warning about x/z bits left unconnected in EDIF output

Fix double-call of log_pop() in synth_greenpak4

Merge pull request #313 from azidar/bugfix-assign-wmask

More progress on Firrtl backend.

More progress on Firrtl backend.

Chisel -> Firrtl -> Verilog -> Firrtl -> Verilog is successful for a
simple rocket-chip design.

Do not fix port widths on any blackbox instances

Fix techmap for inout ports connected to inout ports

Do not eagerly fix port widths on parameterized cells

Add "yosys -w" for suppressing warnings

Merge https://github.com/cliffordwolf/yosys

Add support for verific mem initialization

Fix another stupid bug in the same line

Add verific support for initialized variables

Improve handling of Verific warnings and error messages

Fix extremely stupid typo