Re-enabled assert for new logic loops in "share" pass

Various improvements regarding logic loops in "share" results

Logic loop bugfix for "share" pass

Added "share -limit"

Still loop bug in "share": changed assert to warning

Do not introduce new logic loops in "share"

Assert on new logic loops in "share" pass

Added "test_abcloop" command

Initialize RTLIL::Const from std::vector<bool>

Sorting of object names in ilang backend

Small improvements in "abc" command handle_loops() function

Using "NOT" instead of "INV" as cell name in default abc genlib file

Alphabetically sort port names in "show" output

Do not run "scorr" in "abc -fast"

Improvements in "synth" script

Added "abc -fast"

Added commit count to devel version number

Fixed $_NOR vs. $_NOR_ typo in abc.cc

Fixed $memwr/$memrd order in memory_dff

Added new CodingReadme file (replaces CodingStyle and CHECKLISTS)

Fixed $macc simlib model for zero-config

More aggressive $macc merging in alumacc

Added the obvious optimizations to alumacc $macc generator

Improved maccmap tree bit packing

Fixed wreduce $shiftx handling

Fixed monitor notifications for removed cell

Added "synth" command

Fixed techmap_wrap for techmap_celltype

Using alumacc in techmap.v

Various fixes/cleanups in alumacc and maccmap

Added techmap_wrap attribute

alumacc fix for $pos cells

Extract $alu cells in alumacc

Merge $macc cells in alumacc pass

Basic $macc extract in alumacc

alumacc skeleton

Cleanup in wreduce

Using pkg-config to find libffi

Fixed simlib $macc model for xilinx xsim

Simplified $fa undef model

Fixes and cleanups for blackbox.v

Added $lcu cell type

Another $clog2 bugfix

Added "$fa" cell type

Trim msb/lsb zero bits from full adder in maccmap

Added "test_cell -const"

Using maccmap for $macc and $mul techmap

Added 'techmap_maccmap' techmap attribute

Added "maccmap" command

Added "test_cell -nosat"

Various bug fixes (related to $macc model testing)

Added $macc eval model

Added $macc SAT model

Fixed $clog2 (off by one error)

Added $macc simlib model (also use as techmap rule for now)

Fixed assignment of out-of bounds array element

Added $macc cell type

Fixed autotest for non-basename arguments

Merge branch 'master' of github.com:cliffordwolf/yosys

Added "test_cell -script"

Merge pull request #38 from rubund/master

Corrected spelling mistakes found by lintian

Corrected spelling mistakes found by lintian

Added tests/various/constmsk_test.ys

Fixed "opt_const -fine" for $pos cells

Removed $bu0 cell type

Using $pos models for $bu0

Fixed "test_cells -vlog"

Fixes in $alu SAT- and eval-models

Undef-related fixes in simlib $alu model

Improvements in "test_cell -vlog"

Added test_cell -vlog

Create a default selection stack in RTLIL::Design::Design()

Small bug fixes in $not, $neg, and $shiftx models

Added SAT testing to test_cell eval stage

Removed references to yosys-svgviewer from docs

Removed yosys-svgviewer

Using "xdot" instead of "yosys-svgviewer" in show command

Added $alu support to test_cell

Added ConstEval model for $alu cells

Added SAT model for $alu cells

Fixed "test_cell -simlib all"

Added "test_cell -simlib -v"

Added "techmap -autoproc"

Fixes in old SAT example.ys

Moved "share" and "wreduce" to passes/opt/

Using std::vector<RTLIL::State> instead of RTLIL::Const for RTLIL::SigChunk::data

Added eval testing to test_cell

Fixed return size of const_*() eval functions

Added RTLIL::Const::size()

Added eval model for $lut cells

Typo fixes in cell->*Param() API

Added $lut support in test_cell, techmap, satgen

Added design->scratchpad

Added $alu cell type

Added autotest -e (do not use -noexpr on write_verilog)

Improved write address decoder generation memory_map

Fixed module->addPmux()

Using worker class in memory_map

Replaced $__alu CO/CS outputs with full-width CO output

Don't change existing binary FSM encoding if it is already optimal