rmports: Now remove ports from cell instances if we optimized them out of that cell

ProcessModule is no longer virtual (why was it in the first place?)

rmports now works on all modules in the design, not just the top.

Updated Makefile to reflect opt_rmports being renamed to rmports

Renamed opt_rmports pass to rmports

Improved handling of constant connections in opt_rmports

Fixed handling of cell ports that aren't wires

opt_rmports: Fixed incorrect handling of multi-bit nets

Removed commented out debug code

Added opt_rmports pass (remove unconnected ports from top-level modules)

Add support for set-reset cell variants to opt_rmdff

Auto-detect JSON front-end

Add handling of constant reset signals to opt_rmdff

Add "yosys-smtbmc --smtc-init --smtc-top --noinit"

Add "-undefined dynamic_lookup" to OSX "yosys-config --ldflags"

Fix typo in "abc" pass help message

Add merging of "past FFs" to verific importer

Add consolidation of init attributes to opt_clean, some opt_clean log fixes

Add minimal support for PSL in VHDL via Verific

Add simple VHDL+PSL example

Improve Verific HDL language options

Fix handling of non-user-declared Verific netbus

Improve Verific SVA importer

Add counter.sv SVA test

Add log_warning_noprefix() API, Use for Verific warnings and errors

Add "verific -import -n" and "verific -import -nosva"

Improve SVA tests, add Makefile and scripts

Improve Verific SVA import: negedge and $past

Improve Verific SVA importer

Add "opt_expr -fine" feature to remove neutral bits from reduce and logic operators

Improve Verific bindings (mostly related to SVA)

Improve "help verific" message

Add "verific -extnets"

Add "using std::get" to yosys.h

Improve "verific -all" handling

Add "verific -import -d <dump_file"

Add "verific -import -flatten" and "verific -import -v"

Add more SVA test cases for future Verific work

Add "verific -import -k"

Add error for cell output ports that are connected to constants

Add some simple SVA test cases for future Verific work

Improve docs for verific bindings, add simply sby example

Fix handling of empty cell port assignments (i.e. ignore them)

Fix "read_blif -wideports" handling of cells with wide ports

Add a paragraph about pre-defined macros to read_verilog help message

Add verilator support to testbenches generated by yosys-smtbmc

Change intptr_t to uintptr_t in hashlib.h

Merge pull request #363 from rqou/master

Miscellaneous build tweaks

makefile: Add the option to use libtermcap

Fix build warnings for win64

Win64 has a 32-bit long. Use intptr_t to work on any data model.

Add $alu to list of supported cells for "stat -width"

Generate FSM-style testbenches in smtbmc

Fix the fixed handling of x-bits in EDIF back-end

Fix handling of x-bits in EDIF back-end

Add attributes and parameter support to JSON front-end

Add techlibs/xilinx/lut2lut.v

Add JSON front-end

Change s/asserts/assertions/ in yosys-smtbmc log messages

Add "yosys-smtbmc --presat"

Fix generation of multiple outputs for same AIG node in write_aiger

Add write_table command

Add Verific Release information to log

Fix some c++ clang compiler errors

Apply minor coding style changes to coolrunner2 target

Merge pull request #352 from rqou/master

Initial Coolrunner-II support

Merge pull request #356 from set-soft/clean-test

Added the test outputs to the clean target

Merge pull request #355 from set-soft/exclude_TBUF_merge

Excluded $_TBUF_ from opt_merge pass

Added the test outputs to the clean target

Excluded $_TBUF_ from opt_merge pass

Remove unneeded delays in smtbmc vlogtb

Include output ports with constant driver in AIGER output

Add "yosys-smtbmc --vlogtb-top"

Fix and_or_buffer optimization in opt_expr for signed operators

Fix smtbmc vlogtb bug in $anyseq handling

Add "design -import"

Add chtype command

Add $tribuf to opt_merge blacklist

Merge pull request #353 from azonenberg/master

greenpak4_counters: Use more human-readable names for inferred counters

coolrunner2: Add a few more primitives

These cannot be inferred yet, but add them to cells_sim.v for now

coolrunner2: Initial mapping of latches

coolrunner2: Initial mapping of DFFs

All DFFs map to either FDCP (matches Xilinx) or a custom FDCP_N
(negative-edge triggered)

coolrunner2: Remove redundant INVERT_PTC

coolrunner2: Remove debug prints

coolrunner2: Correctly handle $_NOT_ after $sop

coolrunner2: Also construct the XOR cell in the macrocell

coolrunner2: Initial techmapping for $sop

greenpak4_counters: Changed generation of primitive names so that the absorbed register's name is included

coolrunner2: Initial commit

Fix handling of init values in "abc -dff" and "abc -clk"

Fix history namespace collision

Store command history when terminating with an error

Switched abc "clock domain not found" error to log_cmd_error()

Fix generation of vlogtb output in yosys-smtbmc for "rand reg" and "rand const reg"

Fix handling of Verilog ~& and ~| operators

Update ABC to hg rev efbf7f13ea9e

Add dff2ff.v techmap file

Fix AIGER back-end for multiple symbols per input/latch/output/property

Add "setundef -anyseq"

Improve write_aiger handling of unconnected nets and constants

Change default smt2 solver to yices (Yices 2 has switched its license to GPL)