sv_binutils: do not generate svp64_opindex_rm_field

sv_binutils: support opcodes

sv_binutils: migrate to instructions db

power_insn.py: introduce instruction database

isatables: introduce instruction database CSV

power_enums: map in/out to extra

power_enums: introduce SVMode enum

power_enums: introduce SVExtraReg enum

power_enums: introduce SVExtraRegType enum

power_enums: introduce SVExtra alias

power_enums: introduce RegType enum

power_enums: allow SVPtype aliases

power_enums: better repr for Function enum

power_enums: introduce LDSTLen alias class

power_enums: introduce base enum class

setup.py: add cached-property dependency

sv_analysis: decouple CSVs glob code

go with separate bit for Pack/Unpack mode in SVP64RMModeDecode

remove LD/ST-shift mode from ISACaller

add PACK/UNPACK Mode descriptions to power_svp64_rm.py
(update comments, first) and add new PACK mode to SVP64RMMode
in poewr_enums.py

whoops re-added accidentally-deleted CSV file

remove Pack-Unpack csv files

remove Pack/Unpack flag entirely from sv_analysis

disable pack/unpack in sv_analysis.py - going to use bits in
each mode, now.

invalidate grev cases, replaced by grevlut

remove LDSTBREV condition, used for ld-st-with-shift

remive svfixedload.mdwn. requires scalar fixed load to be
added to Power ISA 3 *scalar* instructions

remove use of sv ld shifted, replace with els, deprecate the unit test

remove use of sv.lfssh, deprecate the unit test

remove use of sv.lfssh, replace with sv.lfs/els element strided

remove use of sv.lfssh, replace with sv.lfs/els element strided

power_enums: add missing forms

restore scalar version of mp31_imdct36_float.s to keep as a reference

WIP: SVP64 version

move reg ptogiling out to separate function in sv_analysis

move extra classification to separate function in sv_analysis

split cav reading into separate function

add svanalysis docstrings

re-run svanalysis fix fishmv no TODO

Revert "comment out mfcr in sv_analysis.py for now"

This reverts commit 241092bc55fbab8e1eb15fd6954fc6a7c4699ccf.

add fishmv unusual overwrite to svanalysis

comment out mfcr in sv_analysis.py for now

sv_binutils: drop dead code

completely bungled multi-EXTRA specs
https://bugs.libre-soc.org/show_bug.cgi?id=838#c9
should be d:RS;d:CR0, missing a semicolon. sigh

WHOOPS. set the pack column in CSV files unconditionally to 1
fortunately it is not used yet

whoops should be True

whoops initialise nia_update to False

sv_binutils: refactor naming conventions

sv_binutils: introduce svp64_opindex_rm_field routine

add README in ISA sim directory

fix LDST immed using EXTRA2 not EXTRA3 in tests to make
room for Pack/Unpack

sigh begin process of fixing unit tests which are no longer EXTRA3
on lwz.stz (immediate) makinng room for Pack/Unpack
https://bugs.libre-soc.org/show_bug.cgi?id=871

add LDST-2P-*PU.csv, tracked down weirdness, it was the
BREV versions of LDST which need removing (not now)

addPack/Unpack to sv_analysis, extra CSV column.
much weirdness, still investigating, lwz is still showing up in
LDST-2P-1S1D-imm which should not be happening

add PACK/UNPACK constants for RM-2P-1S1D-PU

much dumbness.  fmvis is RM-1P-1D

Revert "add fmvis as a new RM-1P-1S SVP64 RM type"

This reverts commit 9fc4f5fd4ec2e3a3e52acacaf699f18d324b9f2d.

add fmvis as a new RM-1P-1S SVP64 RM type

sv_binutils: include SVP64 context header

sv_binutils: remove separate CRs table

DOUBLE2SINGLE: convert doc comments to docstring

re-convert frsp pseudocode

Fixes: https://bugs.libre-soc.org/show_bug.cgi?id=896

try to add some line numbers to ast -- helps with debugging

switch ast for assignment to tuple to use the python 3 classes

fix line number tracking

add handy re-indenting script

gitlab-ci.yml: stop testing after 5 failures

shrink build log

add another test and fix broken fishmv pseudocode

add extra fmvis to see what is going on

Fix fmvis & fishmv bit handling for d0, add tests for negative fp numbers

Add fishmv instruction (bug #887)

fix wrong shift in fmvis, use correct immediates in test

update comments in fmvis case

add first FP "expected state" use it in fmvis

bit more docs on fmvis

off-by-one in declaration of pattern-match XO for fmvis

add some more example fmvis to work out which is LSB and which MSB

add example fmvis instruction to trans/svp64.py

dang.

Revert "Revert "set IN1 to NONE for fmvis", in1 is FRS."

This reverts commit ecfe1775e98cf367733a66fc368a8c6e92d92504.

Revert "set IN1 to NONE for fmvis", in1 is FRS.
https://libre-soc.org/openpower/sv/int_fp_mv/
0-5 6-10 11-15 16-25 26-30 31 Form
Major FRS d1 d0 XO d2 DX-Form

This reverts commit ff67f3220d279512fe2656136dfc3287842a91e3.

use DOUBLE helper function in fmvis

annoying. DX-Form is one exception to the rule of having the
immediate be directly actual fields.  the immediate has to be
"de-constructed" before fitting into its places, d0 d1 and d2

set IN1 to NONE for fmvis

fix form and pseudo-code for fmvis, tests in 64-bit mode

whitespace cleanup

fix fmvis decoder, it's now a 2-operand instruction

Add fmvis instruction + tests, bug #887

svp64.py: fix alignment

svp64.py: update svindex operands

dump output from pypowersim_fp

whoops missing variables in new subfunction after
moving code around in ISACaller

add dsubstep to ISACaller

sort out subvl unit test with expected results

fix loopend conditions for subvectors in ISACaller

rename substep to ssubstep, add dsubstep to SVP64State

add first subvl unit test, subvl comes from
RM not SVSTATE

move D-Immediate rewriting in ISACaller into separate function

move inputs in ISACaller into get_input()

move debug remap to ISACaller.remap_debug()