Initial Verific impoter support for {PRIM,WIDE_OPER}_DLATCH{,RS}

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

extract_reduce: Refactor and fix input signal construction.

Fixes #3047.

Bump version

If verific have vhdl lib it is required by other libs

Forgot to remove from main list

Option to disable verific VHDL support

Bump version

Fixed Verific parser error in ice40 cell library

non-net output port 'Q' cannot be initialized at declaration in SystemVerilog mode

Merge pull request #3045 from galibert/master

CycloneV: Add (passthrough) support for cyclonev_hps_interface_mpu_general_purpose

Fixes in vcdcd.pl for newer Perl versions

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

dfflegalize: remove redundant check for initialized dlatch

This if condition is repeated verbatim, and I can't imagine a legitimate
way the inputs could change in between. I imagine it's a copy/paste
mistake.

CycloneV: Add (passthrough) support for cyclonev_oscillator

CycloneV: Add (passthrough) support for cyclonev_hps_interface_mpu_general_purpose

Bump version

Merge pull request #3044 from YosysHQ/micko/verific_bufif1

Support PRIM_BUFIF1 primitive, fixes #2981

Support PRIM_BUFIF1 primitive

Bump version

Merge pull request #3039 from YosysHQ/claire/verific_aldff

Add support for $aldff flip-flops to verific importer

Add Verific adffe/dffsre/aldffe FIXMEs

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Merge pull request #3040 from YosysHQ/micko/split_module_ports

Split module ports, 20 per line

Merge pull request #3041 from YosysHQ/mmicko/module_attr

Import module attributes from Verific

Import module attributes from Verific

Split module ports, 20 per line

Bump version

Fixes and add comments for open FIXME items

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Add support for $aldff flip-flops to verific importer

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Fix a regression from #3035.

Bump version

FfData: some refactoring.

- FfData now keeps track of the module and underlying cell, if any (so
  calling emit on FfData created from a cell will replace the existing cell)
- FfData implementation is split off to its own .cc file for faster
  compilation
- the "flip FF data sense by inserting inverters in front and after"
  functionality that zinit uses is moved onto FfData class and beefed up
  to have dffsr support, to support more use cases

Bump version

verific set db_infer_set_reset_registers

Bump version

Hook up $aldff support in various passes.

zinit: Refactor to use FfData.

kernel/ff: Refactor FfData to enable FFs with async load.

- *_en is split into *_ce (clock enable) and *_aload (async load aka
  latch gate enable), so both can be present at once
- has_d is removed
- has_gclk is added (to have a clear marker for $ff)
- d_is_const and val_d leftovers are removed
- async2sync, clk2fflogic, opt_dff are updated to operate correctly on
  FFs with async load

Add $aldff and $aldffe: flip-flops with async load.

Specify minimum bison version 3.0+

Yosys works with bison 3.0 (or newer), but not bison 2.7 (the previous
release). Ideally, we would require "3" rather than "3.0" to give a
better error message, but bison 2.3, which still ships with macOS, does
not support major-only version requirements. With this change, building
with an outdated bison yields: `frontends/rtlil/rtlil_parser.y:25.10-14:
require bison 3.0, but have 2.3`.

simplemap: refactor to use FfData.

Merge pull request #3017 from YosysHQ/claire/short_rtlil_x_const

Add optimization to rtlil back-end for all-x parameter values

Bump version

Prepare for next release cycle

Add optimization to rtlil back-end for all-x parameter values

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

Merge pull request #3014 from YosysHQ/claire/fix-vgtest

Fix "make vgtest"

Fix TOK_ID memory leak in for_initialization

Fix "make vgtest" so it runs to the end (but now it fails ;)

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

sv: support wand and wor of data types

This enables the usage of declarations of wand or wor with a base type
of logic, integer, or a typename. Note that declarations of nets with
2-state base types is still permitted, in violation of the spec.

verilog: fix multiple AST_PREFIX scope resolution issues

- Root AST_PREFIX nodes are now subject to genblk expansion to allow
  them to refer to a locally-visible generate block
- Part selects on AST_PREFIX member leafs can now refer to generate
  block items (previously would not resolve and raise an error)
- Add source location information to AST_PREFIX nodes

Bump version

Merge pull request #3010 from the6p4c/master

Fix protobuf backend build dependencies - intermittent build issue due to missing rule

Fix protobuf backend build dependencies

backends/protobuf/protobuf.cc depends on the source and header files
generated by protoc, but this dependency wasn't explicitly declared. Add
a rule to the Makefile to fix intermittent build failures when the
protobuf header/source file isn't built before protobuf.cc.

Bump version

verilog: Squash flex-triggered warning.

Updates for CHANGELOG (#2997)

Added missing changes from git log and  group items

Bump version

Merge pull request #3001 from YosysHQ/claire/sigcheck

Add additional check to SigSpec

Add additional check to SigSpec

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

yosys-smtbmc: Fix reused loop variable.

Fixes #2999.

Bump version

abc9: make re-entrant (#2993)

* Add testcase

* Cleanup some state at end of abc9

* Re-assign abc9_box_id from scratch

* Suppress delete unless prep_bypass did something

abc9: holes module to instantiate cells with NEW_ID (#2992)

* Add testcase

* holes module to instantiate cells with NEW_ID

abc9: replace cell type/parameters if derived type already processed (#2991)

* Add close bracket

* Add testcase

* Replace cell type/param if in unmap_design

* Improve abc9_box error message too

* Update comment as per review

Bump version

update required verific version

Bump version

sv: support declaration in generate for initialization

This is accomplished by generating a unique name for the genvar,
renaming references to the genvar only in the loop's initialization,
guard, and incrementation, and finally adding a localparam inside the
loop body with the original name so that the genvar can be shadowed as
expected.

Bump version

sv: support declaration in procedural for initialization

In line with other tools, this adds an extra wrapping block around such
for loops to appropriately scope the variable.

Bump version

[ECP5] fix wrong link for syn_* attributes description (#2984)

Bump version

Add DLLDELD

opt_merge: Remove and reinsert init when connecting nets.

Mutating the SigMap by adding a new connection will throw off FfInitVals
index.  Work around this by removing the relevant init values from index
whenever we connect nets, then re-add the new init value.

Should fix #2920.

opt_clean: Make the init attribute follow the FF's Q.

Previously, opt_clean would reconnect all ports (including FF Q ports)
to a "canonical" SigBit chosen by complex rules, but would leave the
init attribute on the old wire.  This change applies the same
canonicalization rules to the init attributes, ensuring that init moves
to wherever the Q port moved.

Part of another jab at #2920.

Bump version

Gowin: deal with active-low tristate (#2971)

* deal with active-low tristate

* remove empty port

* update sim models

* add expected lut1 to tests

Merge pull request #2973 from YosysHQ/micko/optional_extensions

Make Verific extensions optional

Make Verific extensions optional

Bump version

ice40: Fix typo in SB_CARRY specify for LP/UltraPlus

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Bump version

kernel/mem: Remove old parameter when upgrading $mem to $mem_v2.

Fixes #2967.

Bump version

proc_prune: Make assign removal and promotion per-bit, remember promoted bits.

Fixes #2962.

Bump version

Generate an RTLIL representation of bind constructs

This code now takes the AST nodes of type AST_BIND and generates a
representation in the RTLIL for them.

This is a little tricky, because a binding of the form:

    bind baz foo_t foo_i (.arg (1 + bar));

means "make an instance of foo_t called foo_i, instantiate it inside
baz and connect the port arg to the result of the expression 1+bar".
Of course, 1+bar needs a cell for the addition. Where should that cell
live?

With this patch, the Binding structure that represents the construct
is itself an AST::AstModule module. This lets us put the adder cell
inside it. We'll pull the contents out and plonk them into 'baz' when
we actually do the binding operation as part of the hierarchy pass.

Of course, we don't want RTLIL::Binding to contain an
AST::AstModule (since kernel code shouldn't depend on a frontend), so
we define RTLIL::Binding as an abstract base class and put the
AST-specific code into an AST::Binding subclass. This is analogous to
the AST::AstModule class.

Add opt_mem_widen pass.

If all of us are wide, then none of us are!

memory_share: Add -nosat and -nowiden options.

This unlocks wide port recognition by default.

memory_dff: Recognize soft transparency logic.

Add new opt_mem_priority pass.

Merge pull request #2932 from YosysHQ/mwk/logger-check-expected

logger: Add -check-expected subcommand.

sv: improve support for wire and var with user-defined types

- User-defined types must be data types. Using a net type (e.g. wire) is
  a syntax error.
- User-defined types without a net type are always variables (i.e.
  logic).
- Nets and variables can now be explicitly declared using user-defined
  types:

    typedef logic [1:0] W;
    wire W w;

    typedef logic [1:0] V;
    var V v;

Fixes #2846

Bump version

memory_share: Pass addresses through sigmap_xmux everywhere.

This fixes wide port recognition in some cases.

logger: Add -check-expected subcommand.

This allows us to have multiple "expect this warning" calls in a single
long script, covering only as many passes as necessary.

Bump version

test/arch/{ecp5,ice40}/memories.ys: Use read_verilog -defer.

These parts keep rereading a Verilog module, then using chparam
to test it with various parameter combinations.  Since the default
parameters are on the large side, this spends a lot of time
needlessly elaborating the default parametrization that will then
be discarded.  Fix it with -deref and manual hierarchy call.

Shaves 30s off the test time on my machine.

memory_dff: Recognize read ports with reset / initial value.