fhdl/visit: support Constant

travis: VPI is not there for now

sim: support generators yielding statements

sim: memory access from generators

fhdl/structure: add missing init

sim: memory support

fhdl/specials: MemoryPort.clock should always be a ClockSignal

fhdl/simplify: add MemoryToArray

test/fifo: convert to new API

genlib/fifo: add missing import

sim: support arrays, and cat+slice in assignment target

migen/genlib/cdc: fix BusSynchronizer

ping/pong token can be lost when:
- source clock domain starts before destination clock domain.
- a clock domain stops.

This fix add a timeout to detect such situation and create another token.

sim: remove unneeded import

genlib/CRG: fix variable name conflict

test: add divider

sim: support Case

sim: variables are deprecated

sim: fix comb evaluation

test/size: do not test removed functions

test/coding: use new API

genlib/misc: add missing import

fhdl/structure: all case statements should be lists

fhdl/bitcontainer: remove fiter

minor bugfixes

sim: support eval of slice, cat and mux

fhdl/structure: fix namespace pollution

test: bit reverse

fhdl/bitcontainer: remove fslice and freversed

test/constant: use new API

add unittests for Constant

doc: Constant

fhdl/verilog: fix case value sort

fhdl/structure: introduce Constant, autowrap for eq/ops, fix Signal as dictionary key problem

fhdl/decorators: remove traces of deprecated API

genlib: remove reverse_bytes, FlipFlop, Counter

genlib: cleanup CRG

fhdl/decorators: remove deprecated API

simplify imports, migen.fhdl.std -> migen

build/xilinx: minor cleanup

test/support,signed,sort: use new simulator

sim: refactor comb commit

sim: support eval of nested lists

genlib/sort: remove unneeded import

examples/graycounter: use new simulator

test/examples: do not attempt to run deleted examples

sim: support clock domains without sync

simulator: support generators

new simulator: basic execution

fhdl/tools: add input lister

style

fhdl: remove features new simulator won't use

remove genlib.misc.optree (use reduce instead)

fixed bug in value_bits_sign of mul operatiors

mibuild -> migen.build

Simulator will be rewritten

Remove code that will be into MiSoC or other packages.

migen/actorlib/packet: fix source.error in Depacketizer

mibuild/xilinx/ise: update synthesis with yosis

migen/flow/actor: fix sop/eop validation in PipelinedActor (stb can be inactive when pipe_ce is active)

Port fpgalink_programmer to use newer fl library.

  * See change in https://github.com/makestuff/libfpgalink/commit/2074e51a334f5a5c2ea78f4919d01b379d4ba2ef

try to use the new anaconda-client

ise: do not use LCK_cycle:6 by default

pipistrello: fix cts/rts

* use the same perspective as for tx/rx (flipped w.r.t. the ftdi chip)
* add pullups in case target or host attempt to use handshaking

platforms/kc705: add GPIO SMA

resetless -> reset_less

fhdl: allow use of ResetSignal() on resetless clock domains

Revert "migen/actorlib/fifo: add FIFO wrapper function"

This reverts commit d0a19c4be85c2f3d21e891b8a5520ba5a7a3a258.

migen/actorlib/fifo: add FIFO wrapper function

Allow automatic instantiation of the correct fifo (SyncFIFO or AsyncFIFO) according to the clock domains passed in argument.

migen/fhdl/tools: fix rename_clock_domain when new == old

Clock domain renaming should support new == old to allow programmatically determined clock domain renaming.

Merge branch 'master' of https://github.com/m-labs/migen

actorlib/packet/Depacketizer: manage layouts without error signal

Removed drive strength constraints on VGA/Audio signals

xilinx: ensure we chdir() back after build

mimasv2: style, consistency with other boards

Adding support for Numato Lab Mimas V2 platform

platforms/kc705: style

mibuild/openocd.py: add support

Tested with pipistrello and kc705. Needs patches from
https://github.com/jordens/openocd/tree/bscan_spi waiting
to be merged in the openocd queue.

Merge branch 'master' of https://github.com/m-labs/migen

Allow using non-milkymist cables with UrJTAG.

mibuild: Adding error checking around xsvf generation

Adding support for programming with FPGALink

Steps for getting it set up.

 * Get libfpgalink dependencies
   sudo apt-get install \
      build-essential libreadline-dev libusb-1.0-0-dev python-yaml

 * Build libfpgalink
   wget -qO- http://tiny.cc/msbil | tar zxf -
   cd makestuff; ./scripts/msget.sh makestuff/common
   cd libs; ../scripts/msget.sh libfpgalink
   cd libfpgalink; make deps

 * Convert libfpgalink to python3
   wget -O - http://www.swaton.ukfsn.org/bin/2to3.tar.gz | tar zxf -
   cd examples/python
   cp fpgalink2.py fpgalink3.py
   ../../2to3/2to3 fpgalink3.py | patch fpgalink3.py

 * Set your path's correctly.

   export LD_LIBRARY_PATH=$(pwd)/libfpgalink/lin.x64/rel:$LD_LIBRARY_PATH
   export PYTHON_PATH=$(pwd)/libfpgalink/examples/python:$PYTHON_PATH

mibuild/xilinx: Adding programming with the Digilent Adept tools

mibuild/xilinx: Xilinx's FPGAs do not necessary share the same primitives: add xilinx_s7_special_overrides and specific XilinxDDROutputS7 implementation

Fix DDROutput implementation on spartan6 (tested with LiteETH's GMII phy)

travis: use use-local for conda install

http://conda.pydata.org/docs/build_tutorials/pkgs.html

Remove self.programmer references in Mercury, as mercury programmer is not implemented.

Add Mercury dev board to mibuild (micro-nova.com/mercury/)

Merge pull request #21 from psmears/patch-1

Minor improvements to wording

fhdl/specials: add Keep SynthesisDirective

bus/wishbone: remove size CSR from Cache (L2 size will be reported to the software as a constant)

mibuild/xilinx/ise: fix source and set source to False by default on Windows (tools supposed to be in the PATH)

mibuild/xilinx/ise: simplify default_ise_path

Xilinx Platforms now use cmd.exe on Windows instead of bash to run scripts
(remove MSYS dependency)

Minor improvements to wording

wishbone: add Cache (from WB2LASMI)

pipistrello: fix FPGA speed grade

migen/bus/wishbone: add UpConverter and Converter wrapper (also rewrite DownConverter)

migen/genlib/fsm: fix delayed_enter when delay is negative (can happen when delay is generated from others parameters)

genlib/cdc: add BusSynchronizer

setup.py: valid version number (fixes issue #12)

fhdl/verilog: add reserved keywords