setup.py: consistent version number

conda: use correct branch

Merge 'new' branch

build: standardize toolchain path setting

build/ise: make method default args consistent across platforms

conda: restrict python to 3.5.* explicitly.

conda: put git hash back build string.

conda: also add build number, not just string.

conda: fix build on old conda-build.

conda: restrict python to 3.5.* explicitly.

conda: put git hash back build string.

fhdl/namer: fix object aliasing bug

Merge branch 'new' of github.com:m-labs/migen into new

fhdl/namer: fix object aliasing bug

conda: also add build number, not just string.

travis: upload noarch conda package correctly.

travis: install the package that was just built.

Otherwise, conda will select a newer remote version if available,
even with --use-local.

conda: build migen as noarch.

conda: include hash in commit.

travis: upload noarch conda package correctly.

travis: install the package that was just built.

Otherwise, conda will select a newer remote version if available,
even with --use-local.

travis: workaround for conda noarch bug

conda: build migen as noarch.

conda: include hash in commit.

sim: fix case break

sim: do not use py35 collections.Generator

travis: workaround for conda noarch bug

conda: noarch

sim: truncate case test value

test: fix divider testbench

sim: generators are also iterables...

sim: accept iterables as generator list

verilog, sim: accept iterables in FHDL statements

genlib/fsm: fix return value of _get_register_control

Revert "sim/core: fix Cat bitshift"

This reverts commit 6d6f91a02b6ff4b5459fe91fcae5b97ce915f7dd.

sim/core: fix Cat bitshift

sim/core: truncate evaluated values before test in If

build/vivado: quote paths in Tcl (prevents problems with \ on Windows)

sim: support execution of nested statement lists (typo)

sim: support execution of nested statement lists

genlib/fifo: width_or_layout -> width

test/divider: subtests

vivado progammer: allow to specify flash chip

sim: make sure replaced memory signals are always in VCD signal set

travis/conda: build for python 3.5

travis/conda: build for python 3.5

travis: activate py35

travis: activate py35

travis: python 3.5

travis: python 3.5

genlib/fifo: add missing imports

test/fifo: do not use Record

genlib/fifo: remove Record support

build: stop at the first failed Quartus command

build: add missing import for Lattice Diamond

fhdl/FullMemoryWE: fix clocking

fhdl: typecheck ClockSignal and ResetSignal arguments

build: cleanup

fhdl/specials/Tristate: handle i=None

fhdl/structure: relax type requirements for Array elements

fhdl: replace flen with len

wrap expressions in Specials

fhdl: introduce wrap function

fhdl: export DUID

setup: simpler version check, beta status

fsm: NextState and NextValue should derive from _Statement

setup: remove unneeded import

README.md->rst

sim: fix slice assign

conda: use new branch (revert this after merge)

setup.py: cleanup

fsm: support complex targets in NextValue. Closes #27.

fhdl/namer: support ClockSignal and ResetSignal. Closes #24

sim: insert resets, support ClockSignal and ResetSignal

sim: drive clock signals

sim: VCD output support

verilog: remove unneeded import

doc: minor edits

doc: remove spurious file

doc: remove outdated or moved parts, cleanup

fhdl/visit: support Constant

travis: VPI is not there for now

sim: support generators yielding statements

sim: memory access from generators

fhdl/structure: add missing init

sim: memory support

fhdl/specials: MemoryPort.clock should always be a ClockSignal

fhdl/simplify: add MemoryToArray

test/fifo: convert to new API

genlib/fifo: add missing import

sim: support arrays, and cat+slice in assignment target

Merge branch 'master' of github.com:m-labs/migen

migen/genlib/cdc: fix BusSynchronizer

ping/pong token can be lost when:
- source clock domain starts before destination clock domain.
- a clock domain stops.

This fix add a timeout to detect such situation and create another token.

migen/genlib/cdc: fix BusSynchronizer

ping/pong token can be lost when:
- source clock domain starts before destination clock domain.
- a clock domain stops.

This fix add a timeout to detect such situation and create another token.

sim: remove unneeded import

genlib/CRG: fix variable name conflict

test: add divider

actorlib/structuring: fix Pack in packetized mode

Params need to be registered for the case when eop appears before the end of the pack cycle.

sim: support Case

sim: variables are deprecated