Merge remote-tracking branch 'origin/eddie/clkpart' into xaig_dff

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Remove redundant flatten

submod to bitty rather bussy, for bussy wires used as input and output

Stray dump

Move clkpart into passes/hierarchy

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Constant driven signals are also an input to submodules

Add another test with constant driver

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Oops

Merge remote-tracking branch 'origin/eddie/clkpart' into xaig_dff

Only action if there is more than one clock domain

Replace TODO

Add testcase for signal used as part input part output

write_xaiger back to working with whole modules only

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Cleanup spacing

sigmap(wire) should inherit port_output status of POs

Add testcase

Merge branch 'eddie/clkpart' into xaig_dff

Brackets

Entry in Makefile.inc

Merge branch 'eddie/clkpart' into xaig_dff

Add to CHANGELOG

New 'clkpart' to {,un}partition design according to clock/enable

Revert "write_xaiger to not use module POs but only write outputs if driven"

This reverts commit 0ab1e496dc601f8e9d5efbcc5b2be7cf6b2d9673.

Missing endmodule

Merge pull request #1517 from YosysHQ/clifford/optmem

Add "opt_mem" pass

Merge pull request #1515 from YosysHQ/clifford/svastuff

Add Verific/SVA support for "always" and "nexttime" properties

Add "opt_mem" pass

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add Verific support for SVA nexttime properties

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve handling of verific primitives in "verific -import -V" mode

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add Verific SVA support for "always" properties

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1511 from YosysHQ/dave/always

sv: Error checking for always_comb, always_latch and always_ff

gowin: Remove show command from tests.

gowin: Add missing .gitignore entries

Update CHANGELOG and README

Signed-off-by: David Shah <dave@ds0.me>

write_xaiger to not use module POs but only write outputs if driven

When expanding upwards, do not capture $__ABC9_{FF,ASYNC}_

Since they should be captured downwards from the owning flop

Merge branch 'eddie/xaig_dff_adff' into xaig_dff

Add test

sv: Add tests for SV always types

Signed-off-by: David Shah <dave@ds0.me>

proc_dlatch: Add error handling for incorrect always_(ff|latch|comb) usage

Signed-off-by: David Shah <dave@ds0.me>

sv: Correct parsing of always_comb, always_ff and always_latch

Signed-off-by: David Shah <dave@ds0.me>

Consistent log message, ignore 's' extension

endomain -> ctrldomain

Add blackbox model for $__ABC9_FF_ so that clock partitioning works

Add multi clock test

Fix INIT values

Merge pull request #1507 from YosysHQ/clifford/verificfixes

Some fixes in our Verific integration

Correctly treat empty modules as blackboxes in Verific

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Do not rename VHDL entities to "entity(impl)" when they are top modules

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add a equiv test too

Add two tests

abc9 to support async flops $_DFF_[NP][NP][01]_

Do not drop async control signals in abc_map.v

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1449 from pepijndevos/gowin

Improvements for gowin support

Remove dff init altogether

The hardware does not actually support it.
In reality it is always initialised to its reset value.

Fix #1462, #1480.

xilinx: Add simulation models for MULT18X18* and DSP48A*.

This adds simulation models for the following primitives:

- MULT18X18 and MULT18X18S (Virtex 2*, Spartan 3)
- MULT18X18SIO (Spartan 3E, Spartan 3A)
- DSP48A (Spartan 3A DSP) — implemented in terms of DSP48A1
- DSP48A1 (Spartan 6)

add help for nowidelut and abc9 options

Merge pull request #1497 from YosysHQ/mwk/extract-fa-fix

Fix #1496.

Merge pull request #1494 from whitequark/write_verilog-extmem

write_verilog: add -extmem option, to write split memory init files

Fix #1496.

write_verilog: add -extmem option, to write split memory init files.

Some toolchains (in particular Quartus) are pathologically slow if
a large amount of assignments in `initial` blocks are used.

Merge pull request #1492 from YosysHQ/dave/wreduce-fix-arst

wreduce: Don't trim zeros or sext when not matching ARST_VALUE

Merge branch 'master' of https://github.com/YosysHQ/yosys into gowin

ecp5: Use new autoname pass for better cell/net names

Signed-off-by: David Shah <dave@ds0.me>

wreduce: Don't trim zeros or sext when not matching ARST_VALUE

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1490 from YosysHQ/clifford/autoname

Add "autoname" pass and use it in "synth_ice40"

Merge pull request #1444 from btut/feature/python_wrappers/globals_and_streams

Python Wrappers: Expose global variables and allow logging to python streams

Merge pull request #1465 from YosysHQ/dave/ice40_timing_sim

ice40: Support for post-place-and-route timing simulations

Merge branch 'makaimann-label-bads-btor'

Use cell name for btor bad state props when it is a public name

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'label-bads-btor' of https://github.com/makaimann/yosys into makaimann-label-bads-btor

Add "autoname" pass and use it in "synth_ice40"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1488 from whitequark/flowmap-fixes

flowmap: fix a few crashes

Merge pull request #1486 from YosysHQ/clifford/fsmdetectfix

Bugfix in fsm_detect

Update fsm_detect bugfix

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bugfix in fsm_detect

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1484 from YosysHQ/clifford/cmp2luteqne

Do not map $eq and $ne in cmp2lut, only proper arithmetic cmp

Add an info string symbol for bad states in btor backend

flowmap: when doing mincut, ensure source is always in X, not X̅.

Fixes #1475.

flowmap: don't break if that creates a k+2 (and larger) LUT either.

Fixes #1405.

fix fsm test with proper clock enable polarity

Merge branch 'master' of https://github.com/YosysHQ/yosys into gowin

Fixed tests

Do not map $eq and $ne in cmp2lut, only proper arithmetic cmp

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1470 from YosysHQ/clifford/subpassdoc

Add CodingReadme section on script passes

Add check for valid macro names in macro definitions

Signed-off-by: Clifford Wolf <clifford@clifford.at>

fix wide luts

synth_xilinx: Merge blackbox primitive libraries.

First, there are no longer separate cell libraries for xc6s/xc7/xcu.
Manually instantiating a primitive for a "wrong" family will result
in yosys passing it straight through to the output, and it will be
either upgraded or rejected by the P&R tool.

Second, the blackbox library is expanded to cover many more families:
everything from Spartan 3 up is included.  Primitives for Virtex and
Virtex 2 are listed in the Python file as well if we ever want to
include them, but that would require having two different ISE versions
(10.1 and 14.7) available when running cells_xtra.py, and so is probably
more trouble than it's worth.

Third, the blockram blackboxes are no longer in separate files — there
is no practical reason to do so (from synthesis PoV, they are no
different from any other cells_xtra blackbox), and they needlessly
complicated the flow (among other things, merging them allows the user
to use eg. Series 7 primitives and have them auto-upgraded to
Ultrascale).

Last, since xc5v logic synthesis appears to work reasonably well
(the only major problem is lack of blockram inference support), xc5v is
now an accepted setting for the -family option.

Fix write_aiger bug added in 524af21

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add CodingReadme section on script passes

Signed-off-by: Clifford Wolf <clifford@clifford.at>

don't cound exact luts in big muxes; futile and fragile

add IOBUF

add tristate buffer and test

do not use wide luts in testcase