svp64.py: switch print statements to logger

sv_binutils: consider RA0 operand

sv_binutils: drop redundant prefix in C tags

sv_binutils: exclude useless records

sv_binutils: refactor CSV iteration

sv_binutils: allow excluding enum values

sv_binutils: update sv_extra naming

sv_binutils: fix selector names

sv_binutils: use ppc_opindex_t instead of unsigned char

sv_binutils: use BC instead of CRB

sv_binutils: fix enum name in C code

sv_binutils: follow binutils PPC indentation

sv_binutils: make C enums more readable

sv_binutils: rename opsel to opindex as in binutils

add preamble on reg field encoding

split out CR field encoding into function
add link to specification

add some code-comments to explain CR field svp64 EXTRA encoding

Revert "svp64.py: simplify CR sv_extra and field processing"

This reverts commit d56564910763a69f113615bedf94022da9457de5.

svp64.py: always put leading zeroes for prefix

svp64.py: simplify CR sv_extra and field processing

bit of a mess being sorted out
1) update to this page was inconsistent: now fixed
   https://libre-soc.org/openpower/sv/bitmanip/
2) power_decoder.py bitsel for minor_22.csv had been set to (1,5) which
   is *only four bits* (LSB0 numbering, python-style) 1 2 3 4
   where what was actually needed was (1,6) to be bits (MSB0) 26..30
3) when converting to "ignore" format (previous: 0b00000 new 000000-)
   and adding the extra bit, (2) messed things up.
   bitsel has now been set to (0,6) which is bits 0 1 2 3 4 5
   aka (MSB0) 26..31 and the four instructions setvl/svremap/svshap/svstep
   set to 10011- and 011001 etc. as appropriate
4) the minor_22.csv entries for both svshape and svremap were set to
   Rc=1 mode which is NOT correct

astoundingly the unit tests all functioned correctly despite the above
errors.  now all corrected, unit test test_caller_setvl.py still functions

temporarily revert opcode changes

b9ffa13 isatables/minor_22.csv: reflect a new XO bit
0e87485 power_decoder: reflect a new XO bit
e5564ad svp64.py: sync remap opcode
c968dab svp64.py: sync svshape opcode

isatables/minor_22.csv: reflect a new XO bit

power_decoder: reflect a new XO bit

svp64.py: sync remap opcode

svp64.py: sync svshape opcode

add BM-Form and CRB-Form for bitmanip

add to VA-Form, alter XO on SVM and SVRM Form

add VA2-Form for Bitmanip ops [DRAFT]

add L field to TLI-Form for grwvlut

cut/paste error resulted in Rc=0 twice, should be Rc=1

cut/paste error resulted in Rc=0 twice, should be Rc=1

add "DRAFT" in front of svfparith instruction descriptions

add ci

add SimpleV-Form SVL/SVM/SVRM to svp64.py

rename comments persistent bit on svremap

comments for setvl were the wrong bit-position
not the actual fields (whew)

update comments on sv.svstep

remove sv.setvl but *not* sv.svstep

whitespace

Revert "remove appearance of supporting sv.setvl and sv.svstep"

This reverts commit 7351a6051e032234cb52a0833f3eb2262023a775.

remove appearance of supporting sv.setvl and sv.svstep

add code-comments explaining that setvl, svstep svremap and svshape are
all 32-bit *only* as they are *control* instructions not themselves
vector instructions

sv_binutils: do not index array entries

sv_binutils: update disclaimer

sv_binutils: whitespaces cleanup, another take

space at end of lines

code-comments on madded and divmod2du should say RS=RT+MAXVL now

properly fix pagereader.py to parse markdown with indented comments
these are supposed to be developer-hints rather than actually end up
in the pseudocode itself

allow HTML comments to start with whitespace
this is very deliberate as these comments should not appear in the
pseudocode

add Rc to ternlogi

format code

add make generate

add svfixedarith.py to .gitignore

fix syntax error

whitespace cleanup

re-run sv_analysis to add mode field to csvs

add missing SVP64 RM "Mode" field which qualifies instructions
as either NORMAL, LDST, BRANCH, or CROPS

higher bits need to be checked for overflow not lower
after swapping RC and RA, RC is now in the higher bits of divmod2du

invert RC and RA, making divmod2du more like divdu
not divdeu

accidentally added svfixedarith.mdwn to wiki rather than
as an underlay in openpower-isa repo

sv_binutils: fix fields enum c_decl method

sv_binutils: fix fields enum naming

sv_binutils: comment about enum aliases

sv_binutils: fix missing fields aliases

sv_binutils: wrap SVP64_FIELD_SET macro

sv_binutils: undefine temporary macros

sv_binutils: refactor fields generation

sv_binutils: support any arguments in c_value method

sv_binutils: convert c_var methods to simple functions

sv_binutils: introduce Bitmap class

selectable_int: remove debug prints

sv_binutils: fix metaclass arguments

selectable_int: derive SelectableIntMapping on per-class basis

sv_binutils: generate fields tables

sv_binutils: introduce Enum c_name property

sv_binutils: generate entries and num_entries via classes

sv_binutils: allow to instantiate integers from symbols

sv_binutils: introduce fields generation

isa.caller: support default SVP64PrefixFields initialization

sv_binutils: simplify array syntax

sv_binutils: introduce uint8_t and size_t; drop integer metaclass

sv_binutils: deprecate Opcode classes

sv_binutils: introduce prefix and suffix in c_var method

sv_binutils: introduce Array class

sv_binutils: use c_typedef more often

sv_binutils: integrate c_typedef into base metaclass

sv_binutils: introduce Integer class

sv_binutils: inherit metaclasses correctly

sv_binutils: inherit Struct; drop code duplication

sv_binutils: introduce Struct helper class

sv_binutils: follow cls arguments naming conventions

selectable_int: simplify SelectableIntMapping class

sv_binutils: support custom enum tags

sv_binutils: simplify enum metaclass

isa.caller: support whole integer pseudo-field

isa.caller: refactor SVP64PrefixFields class

isa.caller: refactor SVP64RMFields class

selectable_int: introduce SelectableIntMapping class

selectable_int: make FieldSelectableInt.__repr__ more flexible