memory: Introduce $meminit_v2 cell, with EN input.

Bump version

proc: Run opt_expr at the end

opt_expr: Propagate constants to port connections.

This adds one simple piece of functionality to opt_expr: when a cell
port is connected to a fully-constant signal (as determined by sigmap),
the port is reconnected directly to the constant value.  This is just
enough optimization to fix the "non-constant $meminit input" problem
without requiring a full opt_clean or a separate pass.

Bump version

Add version bump workflow

Update to latest verific

Use new read_id_num helper function elsewhere in hierarchy.cc

Extract connection checking logic from expand_module in hierarchy.cc

No functional change, but pulls more logic out of the expand_module
function.

Merge pull request #2885 from whitequark/cxxrtl-fix-2883

cxxrtl: treat wires with multiple defs as not inlinable

Merge pull request #2884 from whitequark/cxxrtl-fix-2882

cxxrtl: treat assignable internal wires used only for debug as locals

cxxrtl: treat wires with multiple defs as not inlinable.

Fixes #2883.

cxxrtl: treat assignable internal wires used only for debug as locals.

This issue was introduced in commit 4aa65f40 while fixing #2739.

Fixes #2882.

Merge pull request #2881 from whitequark/cxxrtl-sideways-colon

cxxrtl: escape colon in variable names in VCD writer

cxxrtl: escape colon in variable names in VCD writer.

The following VCD file crashes GTKWave's VCD loader:

    $var wire 1 ! x:1 $end
    $enddefinitions $end

In practice, a colon can be a part of a variable name that is
translated from a Verilog function, something like:

    update$func$.../hdl/hazard3_csr.v:350$2534.$result

Merge pull request #2880 from whitequark/cxxrtl-fix-2877

cxxrtl: add debug_item::{get,set}

cxxrtl: add debug_item::{get,set}.

Fixes #2877.

Merge pull request #2879 from whitequark/cxxrtl-fix-2739-again

cxxrtl: treat internal wires used only for debug as constants

cxxrtl: treat internal wires used only for debug as constants.

Fixes #2739 (again).

Add support for parsing the SystemVerilog 'bind' construct

This doesn't do anything useful yet: the patch just adds support for
the syntax to the lexer and parser and adds some tests to check the
syntax parses properly. This generates AST nodes, but doesn't yet
generate RTLIL.

Since our existing hierarchical_identifier parser doesn't allow bit
selects (so you can't do something like foo[1].bar[2].baz), I've also
not added support for a trailing bit select (the "constant_bit_select"
non-terminal in "bind_target_instance" in the spec). If we turn out to
need this in future, we'll want to augment hierarchical_identifier and
its other users too.

Note that you can't easily use the BNF from the spec:

    bind_directive ::=
        "bind" bind_target_scope [ : bind_target_instance_list]
               bind_instantiation ;
      | "bind" bind_target_instance bind_instantiation ;

even if you fix the lookahead problem, because code like this matches
both branches in the BNF:

    bind a b b_i (.*);

The problem is that 'a' could either be a module name or a degenerate
hierarchical reference. This seems to be a genuine syntactic
ambiguity, which the spec resolves (p739) by saying that we have to
wait until resolution time (the hierarchy pass) and take whatever is
defined, treating 'a' as an instance name if it names both an instance
and a module.

To keep the parser simple, it currently accepts this invalid syntax:

    bind a.b : c d e (.*);

This is invalid because we're in the first branch of the BNF above, so
the "a.b" term should match bind_target_scope: a module or interface
identifier, not an arbitrary hierarchical identifier.

This will fail in the hierarchy pass (when it's implemented in a
future patch).

Merge pull request #2874 from whitequark/cxxrtl-fix-2589

cxxrtl: run hierarchy pass regardless of (*top*) attribute presence

Merge pull request #2873 from whitequark/cxxrtl-fix-2500

cxxrtl: emit debug items for unused public wires

Merge pull request #2872 from whitequark/cxxrtl-fix-2521

cxxrtl: don't expect user cell inputs to be wires

cxxrtl: run hierarchy pass regardless of (*top*) attribute presence.

The hierarchy pass does a lot more than just finding the top module,
mainly resolving implicit (positional, wildcard) module connections.

Fixes #2589.

cxxrtl: emit debug items for unused public wires.

This greatly improves debug information coverage.

Fixes #2500.

cxxrtl: don't expect user cell inputs to be wires.

Ports can be connected to constants, too. (Usually resets.)

Fixes #2521.

Merge pull request #2871 from whitequark/cxxrtl-fix-2540-2841

cxxrtl: don't mark buffered internal wires as UNUSED for debug

cxxrtl: don't mark buffered internal wires as UNUSED for debug.

Public wires may alias buffered internal wires, so keep BUFFERED
wires in debug information even if they are private. Debug items are
only created for public wires, so this does not otherwise affect how
debug information is emitted.

Fixes #2540.
Fixes #2841.

Merge pull request #2870 from whitequark/cxxrtl-fix-2739

cxxrtl: mark dead local wires as unused even with inlining disabled

cxxrtl: mark dead local wires as unused even with inlining disabled.

Fixes #2739.

sv: fix two struct access bugs

- preserve signedness of struct members
- fix initial width detection of struct members (e.g., in case expressions)

Add a test for interfaces on modules loaded on-demand

Extract missing module support in hierarchy.cc to a helper function

I think the code is now a bit easier to follow (and has lost some
levels of indentation!).

The only non-trivial change is that I removed the check for
cell->type[0] != '$' when deciding whether to complain if we couldn't
find a module. This will always be true because of the early exit
earlier in the function.

Merge pull request #2866 from rswarbrick/found-init

Delete unused found_init variable

Delete unused found_init variable

Spotted during compilation:

    passes/proc/proc_init.cc: In function ‘void {anonymous}::proc_init(Yosys::RTLIL::Module*, Yosys::SigMap&, Yosys::RTLIL::Process*)’:
    passes/proc/proc_init.cc:31:7: warning: variable ‘found_init’ set but not used [-Wunused-but-set-variable]

kernel/mem: Add a coalesce_inits helper.

While this helper is already useful to squash sequential initializations
into one in cxxrtl, its main purpose is to squash overlapping masked memory
initializations (when they land) and avoid having to deal with them in
cxxrtl runtime.

Add support for the Bitwuzla solver

kernel/mem: Use delayed removal for inits as well.

kernel/mem: Add documentation for more helper functions.

cxxrtl: Support memory writes in processes.

cxxrtl: Add support for memory read port reset.

cxxrtl: Add support for mem read port initial data.

cxxrtl: Convert to Mem helpers.

This *only* does conversion, but doesn't add any new functionality —
support for memory read port init/reset is still upcoming.

kernel/mem: Commit new values of attributes in emit.

kernel/mem: Make the Mem helpers inherit from AttrObject.

rtlil: Make Process handling more uniform with Cell and Wire.

- add a backlink to module from Process
- make constructor and destructor protected, expose Module functions
  to add and remove processes

ice40: Fix LUT input indices in opt_lut -dlogic (again).

Fixes #2061.

Update to latest Verific with extensions for initial assertions

sv: fix a few struct and enum memory leaks

ecp5: Add DCSC blackbox

Signed-off-by: gatecat <gatecat@ds0.me>

Merge pull request #2835 from YosysHQ/verific_command

Support command files in Verific

Makefile: allow running multiple sanitizers at once

Makefile: use git/make -C instead of cd

Makefile: pass PRETTY=0 to ABC

Makefile: don't bake DESTDIR into libyosys DT_SONAME

DESTDIR is only used as a temporary destination for installed files
before they are packaged into an archive; the "real" installed location
is determined by PREFIX/{BIN,LIB,DAT}DIR.

Makefile: clean up PYOSYS configuration

Add additional help

Merge pull request #2842 from whitequark/fix-wasi-build

Fix WASI build after commit 1d88bea1

Fix WASI build after commit 1d88bea1.

Merge pull request #2836 from YosysHQ/gatecat/pyosys-sigint

pyosys: Clear SIGINT handler after Python loads

Move interface expansion in hierarchy.cc into a helper class

There should be no functional change, but this splits up the control
flow across functions, using class fields to hold the state that's
being tracked. The result should be a bit easier to read.

This is part of work to add bind support, but I'm doing some
refactoring in the hierarchy pass to make the code a bit easier to
work with. The idea is that (eventually) the IFExpander object will
hold all the logic for expanding interfaces, and then other code can
do bind insertion.

sv: fix up end label checking

- disallow [gen]blocks with an end label but not begin label
- check validity of module end label
- fix memory leak of package name and end label
- fix memory leak of module end label

Include blif reader header in public facing extension header files.

pyosys: Clear SIGINT handler after Python loads

Signed-off-by: gatecat <gatecat@ds0.me>

Support command files in Verific

verilog: fix leaking of type names in parser

verilog: fix wildcard port connections leaking memory

ast: delete wires and localparams after finishing const evaluation

verilog: fix leaking ASTNodes

ast: fix error condition causing assert to fail

type2str returns a string that doesn't start with $ or \, so it can't be
assigned to an IdString.

macos: fix leak in proc_self_dirname()

Simplify some RTLIL destructors

No change in behaviour, but use range-based for loops instead of
iterators.

verilog: Squash a memory leak.

That was added in ecc22f7fedfa639482dbc55a05709da85116a60f

Add regression test for #2824.

opt_muxtree: Update port_off and port_idx even for constant bits

Signed-off-by: gatecat <gatecat@ds0.me>

opt_expr: Fix mul/div/mod by POT patterns to support >= 32 bits.

The previous code, in addition to being needlessly limitted to 32 bits
in the first place, also had UB for the 31th bit (doing 1 << 31).

opt_expr: Optimize div/mod by const 1.

Turns out the code for div by a power of 2 is already almost capable of
optimizing this to a shift-by-0 or and-with-0, which will be further
folded into nothingness; let's beef it up to handle div by 1 as well.

Fixes #2820.

Merge pull request #2817 from YosysHQ/claire/fixemails

Fixing old e-mail addresses and deadnames

Fix deadname SVN links

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Intersynth URL

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

More deadname stuff

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Fix icestorm links

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

More deadname stuff

Use HTTPS for website links, gatecat email

git ls-tree -r --name-only HEAD | xargs sed -i -rf ~/fixemails.sed

s/((Claire|Xen|Xenia|Clifford)\s+)+(Wolf|Xen)\s+<(claire|clifford)@(symbioticeda.com|clifford.at|yosyshq.com)>/Claire Xenia Wolf <claire@yosyshq.com>/gi;
s/((Nina|Nak|N\.)\s+)+Engelhardt\s+<nak@(symbioticeda.com|yosyshq.com)>/N. Engelhardt <nak@yosyshq.com>/gi;
s/((David)\s+)+(Shah|gatecat)\s+<(dave|david|gatecat)@(symbioticeda.com|yosyshq.com|ds0.me)>/gatecat <gatecat@ds0.me>/gi;
s/((Miodrag)\s+)+Milanovic\s+<(miodrag|micko)@(symbioticeda.com|yosyshq.com)>/Miodrag Milanovic <micko@yosyshq.com>/gi;
s,https?://www.clifford.at/yosys/|http://yosyshq.net/yosys/,https://yosyshq.net/yosys/,g;

Fix files with CRLF line endings

verilog: check for module scope identifiers during width detection

The recent fix for case expression width detection causes the width of
the expressions to be queried before they are simplified. Because the
logic supporting module scope identifiers only existed in simplify,
looking them up would fail during width detection. This moves the logic
to a common helper used in both simplify() and detectSignWidthWorker().

mem2reg: tolerate out of bounds constant accesses

This brings the mem2reg behavior in line with the nomem2reg behavior.

autoname: simple perf optimizations

Fixing old e-mail addresses and deadnames

s/((Claire|Xen|Xenia|Clifford)\s+)+(Wolf|Xen)\s+<(claire|clifford)@(symbioticeda.com|clifford.at|yosyshq.com)>/Claire Xenia Wolf <claire@yosyshq.com>/gi;
s/((Nina|Nak|N\.)\s+)+Engelhardt\s+<nak@(symbioticeda.com|yosyshq.com)>/N. Engelhardt <nak@yosyshq.com>/gi;
s/((David)\s+)+Shah\s+<(dave|david)@(symbioticeda.com|yosyshq.com|ds0.me)>/David Shah <dave@ds0.me>/gi;
s/((Miodrag)\s+)+Milanovic\s+<(miodrag|micko)@(symbioticeda.com|yosyshq.com)>/Miodrag Milanovic <micko@yosyshq.com>/gi;
s,https?://www.clifford.at/yosys/,http://yosyshq.net/yosys/,g;

Add claire deadname stuff to .mailmap

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

sv: support tasks and functions within packages

kernel/mem: Recognize some deprecated memory port configs.

Transparency is meaningless for asynchronous ports, so we assume
transparent == false to simplify the code in this case.  Likewise,
enable is meaningless, and we assume it is const-1.  However,
turns out that nMigen emits the former, and Verilog frontend emits
the latter, so squash these issues when ingesting a $memrd cell.

Fixes #2811.

memory_map: Improve start_offset handling.

Fixes #2775.

memory_share: Add read port merging.

This is mostly meant for wide port recognition, but may also happen to
merge some ports with compatible initial/reset values (eg. 0 vs x).

memory_share: Improve sat-based port sharing.

Make a few passes auto-call Mem::narrow instead of rejecting wide ports.

This essentially adds wide port support for free in passes that don't
have a usefully better way of handling wide ports than just breaking
them up to narrow ports, avoiding "please run memory_narrow" annoyance.

backends/verilog: Add support for memory read port reset and init value.

backends/verilog: Add wide port support.

memory_share: Improve same-address merging, recognize wide write ports.

kernel/mem: Add helpers for write port widening.