README: update Python minimal version to 3.6.

litex_setup: disable automatic clone of BlackParrot/Microwatt CPUs, reorder LiteX data.

The support is not fully finished, so let the user install the pythondata for these CPUs manually with pip.

Merge pull request #399 from mithro/litex-sm2py

Converting LiteX to use Python modules.

soc/cpu: add memory_buses to cpus and use them in add_sdram.

This allows the CPU to have direct buses to the memory and replace the Rocket specific code.

soc/cpu: rename cpu.buses to cpu.periph_buses.

Merge branch 'master' into litex-sm2py

Merge pull request #477 from shuffle2/patch-1

diamond: fix include paths

diamond: fix include paths

include paths given via tcl script need semicolon separators and forward slash as directory separator (even on windows)

soc/cpu: simplify integration of CPU without interrupts (and automatically use UART_POLLING mode in this case).

Merge pull request #473 from fjullien/memusage

bios: print memory usage

bios: print memory usage

Print memory usage during the compilation of bios.elf.

tools/litex_sim: use similar analyzer configuration than wiki.

Merge pull request #476 from enjoy-digital/serv

Add SERV support (The SErial RISC-V CPU)

software/irq: cleanup and make explicit that irqs are not supported with Microwatt and SERV, fix compilation warning.

serv: connect reset.

build/icestorm: add verilog_read -defer option to yosys script (changes similar the ones applied to trellis).

Merge pull request #475 from gregdavill/read_verilog_defer

build/trellis: add verilog_read -defer option to yosys script

build/trellis: add verilog_read -defer option to yosys script

serv: update copyrights (Greg Davill found the typos/issues).

serv/cores: fix verilog top level (use serv_rf_top instead of serv_top), working :).

serv: fix ibus/dbus byte/word addressing inconsistency, add missing ibus.sel (thanks @GregDavill).

bios/sdram: reduce number of scan loops during cdly scan to speed it up.

targets/kcu105: use cmd_latency=1.

bios/sdram: add some margin on cdly ideal_delay, do the read_leveling even if write_leveling is not optimal.

We need to provide enough information to ease support and understand the issue. The write leveling/read leveling
are doing there best to calibrate the DRAM correctly and memtest gives the final result.

targets/kc705: manual DDRPHY_CMD_DELAY no longer needed.

bios/sdram: review/cleanup Command/Clock calibration, set window at the start instead of middle.

Working on KC705 that previously required manual adjustment.

Merge pull request #472 from antmicro/jboc/sdram-calibration

bios/sdram: add automatic cdly calibration during write leveling

Merge pull request #470 from antmicro/jboc/sdram-eeprom-timings

litex_sim: add option to create SDRAM module from SPD data

bios/sdram: add automatic cdly calibration during write leveling

initial SERV integration.

soc/cores/spi: add optional aligned mode.

In aligned mode, MOSI and MISO bits are located on the LSBs and first transmitted MOSI bit is length - 1 bit.

cores/spi: simplify.

build/lattice/common: add specific LatticeiCE40SDROutputImpl/LatticeiCE40SDRTristateImpl (thanks @tnt).

xilinx/common: use a common SDRTristate implementation for Spartan6, 7-Series and Ultrascale.

build/xilinx/common: add 7-Series/Ultrascale SDROutput/Input.

lattice/common: add LatticeECP5DDRInput.

lattice/common: cleanup instances, simplify tritates.

lattice/common: add LatticeiCE40DDRInput, LatticeiCE40SDROutput and LatticeiCE40SDRInput.

platforms/de0nano: swap serial tx/rx to ease use of cheap FT232 based cables.

tools/remote/etherbone: update import.

litex_sim: add option to create SDRAM module from SPD data

targets: manual define of the SDRAM PHY no longer needed.

bios/sdram: update/simplify with new exported LiteDRAM parameters.

litex_sim: add phytype to PhySettings.

build/generic_programmer: move requests import to do it only when needed.

bios/sdram/ECP5: set ERR_DDRPHY_BITSLIP to 4.

Bitslip software control is now used on ECP5 to move dqs_read.

setup.py/install_requires: add requests.

build/generic_programmer: add automatic search/download of flash_proxy in repositories if not available locally.

Merge pull request #467 from antmicro/region_type_fix

soc_core: Fix region type generation

soc_core: Fix region type generation

Include information about being a linker region.

stream/AsyncFIFO: add default depth (useful when used for CDC).

build/sim/core/Makefile: add -p to mkdir modules.

Merge pull request #464 from mithro/litex-sim-fixes

Improve the litex_sim Makefiles

litex_setup: raise exception on update if repository has been been initialized.

Remove trailing whitespace.

cores: add External Memory Interface (EMIF) Wishbone bridge.

Useful to interface Processors/DSPs with LiteX. EMIF is generally used on Texas Instrument DSPs.

Merge pull request #462 from ironsteel/trellis-12k

Add support for ecp5 12k device in trellis.py

boards/targets/ulx3s.py: Update --device option help message

Signed-off-by: Rangel Ivanov <rangelivanov88@gmail.com>

build/lattice/trellis.py: Add 12k device

nextpnr adds the --12k option which is the same like
the --25k but with the correct idcode for the 12k devices

Signed-off-by: Rangel Ivanov <rangelivanov88@gmail.com>

litex_sim: Find tapcfg from pythondata module.

Remove directories from submodules from MANIFEST.in file.

Rename litex-data-XXX-YYY to pythondata-XXX-YYY

Only allow fast-forward pulls.

Fixing mor1kx data finding.

Fix typo in error message.

Fix the libcompiler_rt path.

Remove submodules.

Fix import for data.

Use the current directory you are running.

Make litex a namespace.

Adding missing vexriscv CPU.

Adding missing comma.

Adding litex-data-software-compiler_rt as a required package.

Fixed quotes in `litex_setup.py`

Converting litex to use Python modules.

litex_sim: Rework Makefiles to put output files in gateware directory.

litex_sim: Better error messages on failure to load module.

README: LiteDRAM moved to travis-ci.com as others repositories.

altera/common: add DDROutput, DDRInput, SDROutput, SDRInput.

targets: use DDROutput on sdram_clock and similar configuration for all SDRAM targets.

build/xilinx/common: add Spartan6 specialized DDRInput, SDROutput, SDRInput and SDRTristate.

build/io: add SDR Tristate (with infered version) and remove multi-bits support on SDRIO.

build/lattice/common: remove multi-bits support on SDRInput/Output.

litex/build/io: also import CRG (since using DifferentialInput).

litex.build: update from migen.genlib.io litex.build.io.

litex/build: move io.py from litex/gen and re-import DifferentialInput/Output, DDRInput/Output contributed to Migen.

This will make things easier and more consistent, all special IO primitives are now in LiteX.

platforms/versa_ecp5: remove Lattice Programmer (no longer used since we can now use OpenOCD).

boards/platforms: cosmetic cleanups.

boards/plarforms/ulx3s: cleanup, fix user_leds, add spisdcard, add PULLMODE/DRIVE on SDRAM pins.

build/lattice: add ECP5 implementation for SDRInput/SDROutput.

litex/gen: add io with SDRInput/SDROutput (if not overrided, register is supposed to be infered).

tools/litex_sim: remove LiteSPI support for now since breaking Travis-CI of others sub-projects.

LiteSPI is not mature enough to be integrated in LiteX sim directly. (will case trouble is things are refactored).

This could be re-introduced later when more mature. For now simulation with LiteX Sim
could be tested directly in LiteSPI with a custom simulation.

tools/litex_term: increase workaround delay for usb_fifo. (validated on Minispartan6 and MimasA7).

Still needs to be fixed properly.

Merge pull request #459 from mithro/travis-fix

Two small Travis-CI related patches

travis: Run Windows build but allow it to fail.

travis: Use litex_setup.py from the checked out code.

Merge pull request #458 from david-sawatzke/add_triple

Add riscv64-none-elf triple

Add riscv64-none-elf triple

soc/cores/clock: add Max10PLL.

soc/cores/clock: add Cyclone10LPPLL.