Revert changes to RTLIL::SigSpec methods

Only swap ports if $mul and not $__mul

Add assign PCOUT = P to DSP48E1

Rename to XilinxDspPass

Add DSP_A_MAXWIDTH_PARTIAL, refactor

Merge remote-tracking branch 'origin/master' into xc7dsp

Merge pull request #1152 from 1138-4EB/feat-docker

Dockerfile

Merge pull request #1277 from YosysHQ/eddie/fix_1262

opt_expr -fine to now trim LSBs of $alu cells too

Merge remote-tracking branch 'origin/master' into eddie/fix_1262

Merge pull request #1280 from YosysHQ/revert-1266-eddie/ice40_full_adder

Revert "Wrap SB_LUT+SB_CARRY into $__ICE40_CARRY_WRAPPER"

Wrong way around

Revert "Wrap SB_LUT+SB_CARRY into $__ICE40_CARRY_WRAPPER"

cover_list -> cover as per @cliffordwolf

Merge pull request #1258 from YosysHQ/eddie/cleanup

Cleanup a few barnacles across codebase

Merge pull request #1261 from YosysHQ/clifford/verific_init

Automatically prune init attributes in verific front-end

Merge pull request #1263 from ucb-bar/firrtl_err_on_unsupported_cell

FIRRTL error on unsupported cell

Merge pull request #1270 from YosysHQ/eddie/alu_lcu_doc

Add a few comments to document $alu and $lcu

Merge pull request #1272 from mmicko/travis_fix

Propagate parameters for Travis build

Merge pull request #1274 from YosysHQ/eddie/fix_1271

Add __STDC_FORMAT_MACROS before <inttypes.h> as per @mithro

Merge pull request #1276 from YosysHQ/clifford/fix1273

Disable NMUX, AOI3, OAI3, AOI4, OAI4 in ABC default gate lib

Check nusers of DSP output, not whole flop

Improve ice40_dsp for non-fully-32-bit adders

Add wreduce to synth_ice40 -dsp as well

Another filter -> if

Cleanup

Pack partial-product adder DSP48E1 packing

Fix check

Revert "Fix typo"

This reverts commit e3c39cc450a0317ad7e8234bb866d55465548c9c.

Grammar

Reformat so it shows up/looks nice when "help $alu" and "help $alu+"

Separate $alu handling

Add $alu tests

opt_expr -fine to trim LSBs of $alu too

Add alumacc versions of opt_expr tests

Add new $alu test, remove wreduce

Disable NMUX, AOI3, OAI3, AOI4, OAI4 in ABC default gate lib, add "abc -g all", fixes #1273

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Cleanup some more

Merge pull request #1267 from whitequark/proc_prune-fix-1243

proc_prune: fix handling of exactly identical assigns

Simplify opt_expr tests using equiv_opt

A bit more on where $lcu comes from

Add more comments

Add __STDC_FORMAT_MACROS before <inttypes.h> as per @mithro

ABC requires it like this

Propagate parameters for Travis build

Remove muxY and ffY for now

Remove signed from ports in +/xilinx/dsp_map.v

Rework ice40_dsp to map to SB_MAC16 earlier, and check before packing

Combine techmap calls

Only pack registers if {A,B,P}REG = 0, do not pack $dffe

Move xilinx_dsp to before alumacc

Disable $dffe

INMODE is 5 bits

Fix copy-pasta typo

Add a few comments to document $alu and $lcu

Merge pull request #1264 from YosysHQ/eddie/fix_1254

opt_lut to ignore LUT cells, or those that drive bits, with (* keep *)

Merge pull request #1266 from YosysHQ/eddie/ice40_full_adder

Wrap SB_LUT+SB_CARRY into $__ICE40_CARRY_WRAPPER

ecp5: Replace '-dsp' with inverse logic '-nodsp' to match synth_xilinx

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Bring up to date with mul2dsp changes

Signed-off-by: David Shah <dave@ds0.me>

Merge branch 'xc7dsp' of github.com:YosysHQ/yosys into xc7dsp

DSP48E1 sim model: add SIMD tests

Signed-off-by: David Shah <dave@ds0.me>

DSP48E1 model: test CE inputs

Signed-off-by: David Shah <dave@ds0.me>

DSP48E1 sim model: fix seq tests and add preadder tests

Signed-off-by: David Shah <dave@ds0.me>

DSP48E1 sim model: seq test working

Signed-off-by: David Shah <dave@ds0.me>

DSP48E1 sim model: Comb, no pre-adder, mode working

Signed-off-by: David Shah <dave@ds0.me>

[wip] sim model testing

Signed-off-by: David Shah <dave@ds0.me>

[wip] sim model testing

Signed-off-by: David Shah <dave@ds0.me>

proc_prune: fix handling of exactly identical assigns.

Before this commit, in a process like:
   process $proc$bug.v:8$3
     assign $foo \bar
     switch \sel
       case 1'1
         assign $foo 1'1
         assign $foo 1'1
       case
         assign $foo 1'0
     end
   end
both of the "assign $foo 1'1" would incorrectly be removed.

Fixes #1243.

Remove dump call

Move tests/various/opt* into tests/opt/

Remove ice40_unlut call, simply do equiv_opt on synth_ice40

Add testcase from removed opt_ff.{v,ys}

Remove tests/opt/opt_ff.{v,ys} as they don't seem to do anything but run

Allow whitebox modules to be overwritten

Update CHANGELOG

Add ice40_wrapcarry pass, rename $__ICE40_FULL_ADDER -> CARRY_WRAPPER

Add test

Remove ice40_unlut

Wrap SB_CARRY+SB_LUT into $__ICE40_FULL_ADDER

Fix compile error

Run "opt_expr -fine" instead of "wreduce" due to #1213

Do not SigSpec::extract() beyond bounds

Merge remote-tracking branch 'origin/master' into xc7dsp

opt_lut to ignore LUT cells, or those that drive bits, with (* keep *)

Do not pack registers if (* keep *)

Merge pull request #1248 from YosysHQ/eddie/abc9_speedup

abc9: speedup by using using "clean" more efficiently

substr() -> compare()

RTLIL::S{0,1} -> State::S{0,1} for headers

RTLIL::S{0,1} -> State::S{0,1}

Merge remote-tracking branch 'origin/master' into eddie/cleanup

Remove std:: namespace

'make clean' to not remove anything abc

stoi -> atoi

dockerfile: use 'python:3-slim-buster' base image

dockerfile: use PREFIX instead of cp

Merge branch 'master' into firrtl_err_on_unsupported_cell

# Conflicts:
# backends/firrtl/firrtl.cc

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Revert "Add TODO"

This reverts commit 6068a6bf0d91e3ab9a5eaa33894a816f1560f99a.

Add TODO

Compute box_lookup just once

Run "clean" on mapped_mod in its own design