dvisampler/dma: buffer full memory words

s6ddrphy: fix read latency

lasmicon: fix computation of interface latencies

lasmi: reduce latencies by 1 cycle

Switch to LASMI, bug pandemonium

microudp: fix compilation warning

New simplified flash layout + build flashable images for SoC and videomixer

software/stdlib: fix atoi

software/videomixer: improve phase calibration

software/videomixer: remove unneeded DCM resets

dvisampler/clocking: remove DCM_CLKGEN

cif: move to milkymist folder

bios: remove rescue

bios/linker.ld: flash -> rom

dvisampler: increase frequency of reports to avoid missing WER values

Use new memory port API

Use migen.fhdl.std

Simplify system ID

software: add nofloat libbase for size-optimized binaries

dvisampler: report the word error rate

framebuffer: saturate instead of overflow

software/videomixer: support additive blending (enable with SW1, status on LED)

software/videomixer: better pot calibration

Add GPIO buttons and LEDs

timer: atomic reads

software/videomixer: connect crossfade and blackout pots

top: integrate ADC for pots

Merge pull request #1 from fallen/makefile-001

Some Makefile love

software/videomixer: framebuffer enable/disable

First video mixing working (hacky)

Some Makefile love

cleanup

framebuffer: fix alpha blending

Framebuffer mixing

framebuffer: reorganize in preparation for mixer

software/dvisampler: periodically reset PLL until locked + recalibrate IO every second

software/dvimixer: support two channels

dvisampler/dma: better 8:8:8 -> 10:10:10 conversion

software/videomixer: interrupt-driven video passthrough

dvisampler/dma: reverse slot allocation order

dvisampler/dma: fix interrupt generation

dvisampler/dma: bugfixes

top: connect dvisampler DMA IRQs

software/videomixer: use new DMA engine

dvisampler: new DMA engine (buggy)

cif: do not generate write function for CSRStatus

timer, uart: EventSourceLevel -> EventSourceProcess

dvisampler: mostly working, very basic and slightly buggy DMA

software/videomixer: send to framebuffer

another attempt at fixing clock routing issues

build.py: LOC clock generator components to limit breakage of the ISE shitware

build.py: support single DVI sampler

chansync: bugfix

tb: add chansync

dvisampler: connect sync polarity detection

dvisampler/chansync: fix FIFO width

software/videomixer: use new resdetection regs

dvisampler/resdetection: use DE instead of hsync

dvisampler: add sync polarity detection module (thanks Lars for suggestions)

dvisampler/decoding: hold C when DE=1

dvisampler: add RawDVISampler

dvisampler/datacapture: swap bit pairs

build: only add UCF constraints for the cores that are present

Remove unneeded file

software: put network code in a library

framebuffer: use DMA controller from Migen

Remove undriven reset signals

Tell the Xilinx crapware that DCM_CLKGEN does not phase align, as some (but not all) of the ISE tools remark.

Use the Migen asynchronous FIFO

minimac3: move psync

adc: double-register asynchronous inputs

milkymist/adc/__init__.py: CounterADC - simple counter-based ADC

This is a revised version of the counter-based ADC.

dvisampler/chansync: set synced to 0 when control tokens do not arrive at the same time

tftp.h, tftp.c: add tftp_put

tftp.c: use symbolic constant for block size

tftp.c (format_request): pass opcode as argument

tftp.c: use uintNN_t instead of "unsigned short", etc.

tftp.h, tftp.c (tftp_get): make "buffer" void and use unsigned char internally

tftp.c: make "packet_data" unsigned and optimize strcpy+strlen

tftp.c (rx_callback): simplify expressions containing unnecessary casts

tftp.c: use symbolic constants for protocol opcodes

microudp.c: avoid redundant accesses into multi-level structures

dvisampler/chansync: use Record.raw_bits()

dvisampler/clocking: insert DCM_CLKGEN before PLL

software/videomixer: use new csr.h

edid.py: sample SCL only every 64 clock cycles, to avoid bouncing

Possibly due to SCL rising fairly slowly (in the 0.5-1 us range),
bouncing has been observed while crossing the "forbidden" region
between Vil(max) and Vih(min).

By lowering the sample rate from once per system clock to once
every 64 clock cycles, we make sure we sample at most once during
the bounce interval and thus never see a false edge. (Although we
may see a rising edge one sample time late, which is perfectly
harmless.)

framebuffer: use new flow API

dfii: adapt to new Record API

Convert to new CSR API

framebuffer: larger counters

m1crg: reset VGA clock generator

framebuffer: process two pixels per system clock cycle

top: allocate one more ASMI port to framebuffer

m1crg: allow up to 150MHz pixel clock

crg: support VGA pixel clock reprogramming

Use new Mibuild generic_platform API

framebuffer: RGBA -> ARGB

fb: better ordering of pixels within ASMI words

Automatically build CSR access functions

software/include/base: C++ compatibility