Add Tsu offset to boxes, and comments

ABC doesn't like negative delays in flop boxes...

Fix FDCE_1 box

Revert "$pastQ should be first input"

This reverts commit 8f9d529929f43e6ba98f06159ae9533984c6264f.

Propagate INIT attr

$pastQ should be first input

Fix typo

Short out async box

Simplify to $__ABC_ASYNC box

$__ABC_FD_ASYNC_MUX.Q -> Y

Missing debug message

Error out if abc9 not called with -lut or -luts

Count $_NOT_ cells turned into $luts

WIP for fixing partitioning, temporarily do not partition

Restore from master

Another typo

abc_flop to also get topologically sorted

write_verilog with *.v extension

Fix clk_pol for FD*_1

Another typo

Another typo

Fix spacing

Use \$currQ

Remove -retime from abc9, revert to abc behav with separate clock/en domains

Preserve all parameters, plus some extra ones for clk/en polarity

Small opt

Change how to specify flops to ABC again

Use split_tokens()

Remove params from FD*_1 variants

Fix typo, and have !{PRE,CLR} behave as CE

Move ABC FF stuff to abc_ff.v; add support for other FD* types

Uncomment IS_C_INVERTED parameter

synth_xilinx's map_cells stage to techmap ff_map.v

Fix box numbering

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1180 from YosysHQ/eddie/no_abc9_retime

Error out if -abc9 and -retime specified

Merge pull request #1148 from YosysHQ/xc7mux

synth_xilinx to infer wide multiplexers using new '-widemux <min>' option

Error out if -abc9 and -retime specified

Add some spacing

Add some ASCII art explaining mux decomposition

Merge pull request #1177 from YosysHQ/clifford/async

Fix clk2fflogic adff reset semantic to negative hold time on reset

Call muxpack and pmux2shiftx before cmp2lut

Restore opt_clean back to original place

Restore missing techmap -map +/cmp2lut.v with LUT_WIDTH=6

synth_ecp5: Fix typo in copyright header

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1174 from YosysHQ/eddie/fix1173

Increment _TECHMAP_BITS_CONNMAP_ by one since counting from zero

Merge pull request #1175 from whitequark/write_verilog-fix-case-attr-position

write_verilog: fix placement of case attributes

Fix tests/various/async FFL test

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve tests/various/async, disable failing ffl test

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Extend using A[1] to preserve don't care

Merge pull request #1171 from YosysHQ/revert-1166-eddie/synth_keepdc

Revert "Add "synth -keepdc" option"

Merge remote-tracking branch 'origin/eddie/fix1173' into xc7mux

write_verilog: fix placement of case attributes. NFC.

Increment _TECHMAP_BITS_CONNMAP_ by one since counting from zero

Add tests/various/async.{sh,v}

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve tests/various/run-test.sh

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add tests/simple_abc9/.gitignore

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Extend during mux decomposition with 1'bx

Fix typo and comments

Merge pull request #1170 from YosysHQ/eddie/fix_double_underscore

Rename __builtin_bswap32 -> bswap32

Merge remote-tracking branch 'origin/master' into xc7mux

synth_xilinx to call commands of synth -coarse directly

Revert "synth_xilinx to call "synth -run coarse" with "-keepdc""

This reverts commit 7f964859ec99500e471853f5914b6e5b7c35a031.

Revert "Add "synth -keepdc" option"

Rename __builtin_bswap32 -> bswap32

Fix spacing

Fix spacing

Merge pull request #1168 from whitequark/bugpoint-processes

Add support for processes in bugpoint

Merge pull request #1169 from whitequark/more-proc-cleanups

A new proc_prune pass

Merge pull request #1163 from whitequark/more-case-attrs

More support for case rule attributes

Merge pull request #1162 from whitequark/rtlil-case-attrs

Allow attributes on individual switch cases in RTLIL

Merge pull request #1167 from YosysHQ/eddie/xc7srl_cleanup

Cleanup synth_xilinx SRL inference, make more consistent

proc_prune: promote assigns to module connections when legal.

This can pave the way for further transformations by exposing
identities that were previously hidden in a process to any pass that
uses SigMap. Indeed, this commit removes some ad-hoc logic from
proc_init that appears to have been tailored to the output of
genrtlil in favor of using `SigMap.apply()`. (This removal is not
optional, as the ad-hoc logic cannot cope with the result of running
proc_prune; a similar issue was fixed in proc_arst.)

proc_prune: new pass.

The proc_prune pass is similar in nature to proc_rmdead pass: while
proc_rmdead removes branches that never become active because another
branch preempts it, proc_prune removes assignments that never become
active because another assignment preempts them.

Genrtlil contains logic similar to the proc_prune pass, but their
purpose is different: genrtlil has to prune assignments to adapt
the semantics of blocking assignments in HDLs (latest assignment
wins) to semantics of assignments in RTLIL processes (assignment in
the most specific case wins). On the other hand proc_prune is
a general purpose RTLIL simplification that benefits all frontends,
even those not using the Yosys AST library.

The proc_prune pass is added to the proc script after proc_rmdead,
since it gives better results with fewer branches.

bugpoint: add -assigns and -updates options.

proc_clean: add -quiet option.

This is useful for other passes that call it often, like bugpoint.

Decompose mux inputs in delay-orientated (rather than area) fashion

Do not call opt -mux_undef (part of -full) before muxcover

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Less thinking

Reword

Merge pull request #1166 from YosysHQ/eddie/synth_keepdc

Add "synth -keepdc" option

Merge branch 'master' of github.com:YosysHQ/yosys

synth_xilinx to call "synth -run coarse" with "-keepdc"

Merge remote-tracking branch 'origin/eddie/synth_keepdc' into xc7mux

Clarify script -scriptwire doc

Add synth -keepdc to CHANGELOG

Clarify 'wreduce -keepdc' doc

Add synth -keepdc option

Map $__XILINX_SHIFTX in a more balanced manner

Capitalisation

Add synth_xilinx -widemux recommended value

Merge pull request #1164 from YosysHQ/eddie/muxcover_mux2

Add muxcover -mux2=cost option

Merge pull request #1160 from ZirconiumX/cyclone_v

synth_intel: Warn about untested Quartus backend

Update muxcover doc as per @ZirconiumX

Fixes for 2:1 muxes

synth_xilinx -widemux=2 is minimum now

Parametric muxcover costs as per @daveshah1

Merge remote-tracking branch 'origin/eddie/muxcover_mux2' into xc7mux

atoi -> stoi