Add extmodule support to firrtl backend

The current firrtl backend emits blackboxes as standard modules
with an empty body, but this causes the firrtl compiler to
optimize out entire circuits due to the absence of any drivers.

Yosys already tags blackboxes with a (*blackbox*) attribute, so this
commit just propagates this change to firrtl's syntax for blackboxes.

Merge pull request #2025 from YosysHQ/eddie/frontend_cleanup

frontend: cleanup to use more ID::*, more dict<> instead of map<>

Merge pull request #2012 from whitequark/fix-wasi-abc-build

Fix WASI builds with abc enabled

Merge pull request #2026 from YosysHQ/eddie/scratchpad_abc9_W

synth_ice40/ecp5/xilinx: allow abc9.W to be overridden via scratchpad

Merge pull request #2024 from YosysHQ/eddie/primitive_src

verilog: set src attribute for primitives

Merge pull request #2023 from YosysHQ/eddie/specify_src

verilog: fix specify src attribute

synth_ice40/ecp5/xilinx: allow abc9.W to be overridden via scratchpad

verilog: fix specify src attribute

frontend: cleanup to use more ID::*, more dict<> instead of map<>

verilog: set src attribute for primitives

tests: add tests for primitives' src

Merge pull request #1996 from boqwxp/rtlil_source_locations

frontend: Include complete source location instead of just `location.first_line` in `frontends/ast/genrtlil.cc`.

Merge pull request #2000 from whitequark/log_error-trap

kernel: Trap in `log_error()` when a debugger is attached

kernel: Trap in `log_error()` when a debugger is attached.

The workflow of debugging fatal pass errors in Yosys is flawed in
three ways:
 1. Running Yosys under a debugger is sufficient for the debugger
    to catch some fatal errors (segfaults, aborts, STL exceptions)
    but not others (`log_error()`, `log_cmd_error()`). This is
    neither obvious nor easy to remember.
 2. To catch Yosys-specific fatal errors, it is necessary to set
    a breakpoint at `logv_error_with_prefix()`, or at least,
    `logv_error()`. This is neither obvious nor easy to remember,
    and GDB's autocomplete takes many seconds to suggest function
    names due to the large amount of symbols in Yosys.
 3. If a breakpoint is not set and Yosys encounters with such
    a fatal error, the process terminates. When debugging a crash
    that takes a long time to reproduce (or a nondeterministic crash)
    this can waste a significant amount of time.

To solve this problem, add a macro `YS_DEBUGTRAP` that acts as a hard
breakpoint (if available), and a macro `YS_DEBUGTRAP_IF_DEBUGGING`
that acts as a hard breakpoint only if debugger is present.

Then, use `YS_DEBUGTRAP_IF_DEBUGGING` in `logv_error_with_prefix()`
to obviate the need for a breakpoint on nearly every platform.

Co-Authored-By: Alberto Gonzalez <boqwxp@airmail.cc>

Merge pull request #2014 from YosysHQ/claire/fixoptalu

Fix the other "opt_expr -fine" bug introduced in 213a89558

test: add test for #2014

Merge pull request #2013 from YosysHQ/eddie/aiger_fixes

 aiger: fixes for ports that have start_offset != 0

Fix the other "opt_expr -fine" bug introduced in 213a89558

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

abc9_ops: -reintegrate to be sensitive to start_offset too

tests: aiger test for wire->start_offset != 0

aiger: fixes for ports that have start_offset != 0

Merge pull request #2010 from YosysHQ/claire/fixopt

Fix "opt_expr -fine" bug introduced in 213a89558

Update ABC to include WASI support fixes.

Fix WASI builds with abc enabled.

This PR works around #2011.

Merge pull request #2001 from whitequark/wasi

Add WASI platform support

Add testcase for #2010

Fix "opt_expr -fine" bug introduced in 213a89558

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1997 from whitequark/document-ootb

Explain how to do out-of-tree builds in README

Merge pull request #1981 from YosysHQ/claire/fix1837

Clear current_scope when done with RTLIL generation

frontend: Include complete source location instead of just `location.first_line` in `frontends/ast/genrtlil.cc`.

Add WASI platform support.

This includes the following significant changes:
  * Patching ezsat and minisat to disable resource limiting code
    on WASM/WASI, since the POSIX functions they use are unavailable.
  * Adding a new definition, YOSYS_DISABLE_SPAWN, present if platform
    does not support spawning subprocesses (i.e. Emscripten or WASI).
    This definition hides the definition of `run_command()`.
  * Adding a new Makefile flag, DISABLE_SPAWN, present in the same
    condition. This flag disables all passes that require spawning
    subprocesses for their function.

Merge pull request #1999 from YosysHQ/eddie/verific_enum_again

verific: recover wiretype/enum attr as part of import_attributes()

Merge pull request #2008 from whitequark/editorconfig-abc

Fix .editorconfig to not break abc

verific: ignore anonymous enums

Fix .editorconfig to not break abc.

verific: support VHDL enums too

Merge pull request #1946 from YosysHQ/eddie/yosyshq_abc

abc: use YosysHQ/abc instead of upstream berkeley-abc/abc

Update CHANGELOG and manual for departure from upstream

abc: use YosysHQ/abc instead of upstream berkeley-abc/abc

Enabling modifications

Merge pull request #1992 from YosysHQ/eddie/bugpoint_help

bugpoint: improve help text

verific: recover wiretype/enum attr as part of import_attributes()

Merge pull request #2002 from YosysHQ/dave/cxxrtl-width

cxxrtl: Round up constant width

cxxrtl: Round up constant width

Signed-off-by: David Shah <dave@ds0.me>

README: explain how to do out-of-tree builds.

Fix out-of-tree builds configured as `SMALL := 1`.

gowin,ecp5: remove generated files in `make clean`.

Merge pull request #1998 from whitequark/cxxrtl-fixes

cxxrtl: fix attribute syntax, minor fixes

bugpoint: improve messaging

bugpoint: (* keep *) to (* bugpoint_keep *); also apply to modules/cells

Revert "verific: import enum attributes from verific"

This reverts commit 5028e17f7db11f901ce9e423dfe2c6f7e68259cc.

cxxrtl: use `cxxrtl_` prefix rather than `cxxrtl.`

The former prefix does not need to be escaped in Verilog, unlike
the latter, and the Yosys convention is to use the former.

bugpoint: skip ports with (* keep *) on; add header

Merge pull request #1995 from YosysHQ/eddie/fix_verific_wiretype

verific: do not assert if wire not found; warn instead

intel_alm: cleanup duplication

cxxrtl: improve printing of narrow memories.

cxxrtl: fix handling of parametric modules with large parameters.

These have a `$paramod$` prefix, not `$paramod\\`.

verific: do not assert if wire not found; warn instead

bugpoint: improve help text

Merge pull request #1974 from YosysHQ/eddie/abc9_disable_mfs

abc9: tolerate &mfs failure by writing output file before calling it (and using that if it fails)

Merge pull request #1989 from boqwxp/qbfsat_anyconst_sourcelocs

qbfsat: Make hole name recovery from source locations more robust.

Merge pull request #1988 from boqwxp/qbfsat

qbfsat: Add `-assume-negative-polarity` option.

Merge pull request #1986 from YosysHQ/eddie/verific_enum

verific: import enum attributes from verific

intel_alm: work around a Quartus ICE

qbfsat: Make hole name recovery more robust. Allow multiple cell types to share the same source location as long as only one `$anyconst` or `$anyseq` has that location.

Merge pull request #1984 from YosysHQ/eddie/getParam_exception

kernel: Cell::getParam() to throw exception again if not found

qbfsat: Add `-assume-negative-polarity` option.

ecp5: ecp5_gsr to skip cells that don't have GSR parameter again

tests: read +/xilinx/cell_sim.v before xilinx_dsp test

xilinx: xilinx_dsp_cascade to check CREG for DSP48E1 only

verific: import enum attributes from verific

test: ice40_dsp test to read +/ice40/cells_sim.v for default params

xilinx: improve xilinx_dffopt message

xilinx: xilinx_dffopt to read cells_sim.v; fix test

kernel: Cell::getParam() to throw exception again if not found

As it did before #1945

Merge pull request #1949 from YosysHQ/eddie/select_blackbox

select: do not select inside black-/white- boxes unless '=' prefix used

Merge pull request #1983 from YosysHQ/eddie/use_default_param

Cleanup use of hard-coded default parameters in light of #1945

Merge pull request #1982 from AsuMagic/asu/cxxrtl-memory-queue-opt

cxxrtl: keep the memory write queue sorted on insertion.

Update passes/cmds/select.cc

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Merge pull request #1969 from boqwxp/pool_emplace

kernel: Add `pool` support for rvalue references and C++11 move semantics.

Cleanup use of hard-coded default parameters in light of #1945

cxxrtl: keep the memory write queue sorted on insertion.

Strategically inserting the pending memory write in memory::update to keep the
queue sorted allows us to skip the queue sort in memory::commit.

The Minerva SRAM SoC runs ~7% faster as a result.

Merge pull request #1973 from YosysHQ/eddie/fix1966

tests: fix various/plugin.sh when PREFIX != /usr/local/share

tests: update select black/white-box tests

select: do not select black/white boxes by default, '=' prefix to do so

Merge pull request #1950 from YosysHQ/eddie/design_import

design: -import to not count black/white-boxes as candidates for top

yosys-config: spelling

tests: use `yosys-config --datdir` instead of hard-coded

pool: add emplace() function

Merge pull request #1976 from YosysHQ/dave/fix-sim-const

sim: Fix handling of constant-connected cell inputs at startup

Merge pull request #1979 from whitequark/cxxrtl-go-faster

cxxrtl: Gas gas gas! I'm gonna step on the gas! Tonight I'll fly!

Clear current_scope when done with RTLIL generation, fixes #1837

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

cxxrtl: run edge detectors only once in eval().

As a result, Minerva SRAM SoC runs ~15% faster.

cxxrtl: add an unsupported knob for manipulating clock trees.

This is quite possibly the worst way to implement this, but it does
work for a subset of well-behaved designs, and can be used to measure
how much performance is lost simulating the inactive edge of a clock.

It should be replaced with a clock tree analyzer generating safe
code once it is clear how should such a thing look like.

cxxrtl: use log_id() where appropriate. NFC.

bugpoint: Don't remove modules or cells while iterating over them.

Reported by @ZirconiumX.

cxxrtl: add (*cxxrtl.{comb,sync}*) annotations on black box outputs.

If the annotations are not used, this commit does not alter semantics
at all, other than removing elision of outputs of black box cells.
(Elision of such outputs is expected to be too rare to have any
noticeable benefit, and the implementation was somewhat of a hack.)

The (* cxxrtl.comb *) annotation alters the semantics of the output
of the black box it is applied to such that, if the black box
converges immediately, no additional delta cycle is necessary to
propagate the computed combinatorial value upwards in hierarchy.

The (* cxxrtl.sync *) annotation alters the semantics of the output
of the black box it is applied to such as to remove any uses of
the black box by the wires connected to this output, and break false
feedback arcs arising from conservative modeling of dependencies of
the black box.

Although currently these attributes are only recognized on black
boxes, if separate compilation is added in the future, it could also
emit and consume them.

cxxrtl: s/sync_{wire,type}/edge_{wire,type}/. NFC.

The attribute for this is called (* cxxrtl.edge *), and there is
a planned attribute (* cxxrtl.sync *) that would cause blackbox
cell outputs to be added to sync defs rather than comb defs.
Rename the edge detector related stuff to avoid confusion.

intel_alm: Documentation improvements

kernel: Rename arguments to rvalue-reference-accepting functions.

write_json: dump default parameter values

Fixes #1823.

This will allow nextpnr to reuse the default value information already
present in yosys cells_sim.v and avoid duplicating (and probably
desyncing) this information.