scons: update SCons files for changes in ruby.

ruby: Import the latest ruby changes from gems.
This was done with an automated process, so there could be things that were
done in this tree in the past that didn't make it.  One known regression
is that atomic memory operations do not seem to work properly anymore.

ruby: replace strings that were missed in original ruby import.

inorder: Fix up some reference stats.

ARM: Fix how address mode bits are handled.

ARM: Fix the code snippet for mla.

typo: correct spelling

attrdict: correct delattr

stats: fix usage of jobfile

ARM: Make DataOps select from a set of ways to set the c and v flags.

ARM: Get rid of some bitfields that aren't used. A few may need to be readded.

ARM: Add a findLsbSet function and use it to implement clz.

ARM: Add defaults for DataOp flag code.

ARM: Get rid of the val2 variable.

ARM: Centralize the declaration of resTemp.

ARM: Add a DataImmOp format similar to DataOp.

ARM: Decode some media instructions. These are untested.

ARM: Use the new DataOp format to simplify the decoder.

ARM: Add in some new artificial fields that make decoding a little easier.

ARM: Recognize the IntRegs trace flag.

ARM: Add a DataOp format so data op definitions can be aggregated.

ARM: Show more information when disassembling data processing intstructions.
This will need more work, but it should be a lot closer.

ARM: Show branch targets relative to the nearest symbol.

ARM: Write a function for printing mnemonics and predicates.

ARM: Fill out the printReg function.

ARM: Fix signed multiply long and add some unimplemented loads.

ARM: Link register is trashed by non-executed branch and link operations.

ARM: Added unimplemented load/store multiple instructions.

makerelease: Don't hide x86 any more.

Regressions: Build ARM_SE regressions by default.

ARM: Simplify some utility functions.

ARM: Move util functions out of the isa desc.

ARM: Simplify the ISA desc by pulling some classes out of it.

ARM: Remove the currently unecessary FPAOp class.

ARM: Make inst bitfields accessible outside of the isa desc.

ARM: Don't downconvert ExtMachInsts to MachInsts.

BitUnion: Add more constiness.

ARM: Get rid of a few more unused operands.

ARM: Get rid of unnecessary Re operand.

ARM: Clear out some inherited hangers on in util.isa and utility.hh.

ARM: Get rid of unnecessary fp_enable_checks.

ARM: Adjust simplify rotate_imm slightly.

ARM: Make the isa parser aware that CPSR is being used.

ARM: Pull some static code out of the isa desc and create miscregs.hh.

ARM: Get rid of unused postacc_code.

scons: Make shared library builds work again
Compile gzstream as position independent code
use the PIC version of date for shared libs...oops

copyright: I missed some copyrights during ruby integration

ARM: Add a hello world regression.

ARM: Add a hello world binary.

ARM: Hook in the mmap2 system call. Make ArmLinuxProcess handle 5,6 syscall params.

ARM: Add a memory_barrier function to the "comm page".
This function doesn't actually provide a memory barrier (I don't think they're
implemented) and instead just returns.

ARM: Add a cmpxchg implementation to the "comm page".
This implementation does what it's supposed to (I think), but it's not atomic
and doesn't have memory barriers like the kernel's version.

ARM: Implement TLS. This is not tested.

ARM: Make ArmLinuxProcess understand "ARM private" system calls.

ARM: Update the kernel version M5 reports to 2.6.16.19

cleanup: Make use of types properly and make the loop a little more clear.

scons: Make it so that the processing of trace flags does not depend on order

types: need typename keyword to get the type.

types: clean up types, especially signed vs unsigned

move: put predictor includes and cc files into the same place

--HG--
rename : src/cpu/2bit_local_pred.cc => src/cpu/pred/2bit_local.cc
rename : src/cpu/o3/2bit_local_pred.hh => src/cpu/pred/2bit_local.hh
rename : src/cpu/btb.cc => src/cpu/pred/btb.cc
rename : src/cpu/o3/btb.hh => src/cpu/pred/btb.hh
rename : src/cpu/ras.cc => src/cpu/pred/ras.cc
rename : src/cpu/o3/ras.hh => src/cpu/pred/ras.hh
rename : src/cpu/tournament_pred.cc => src/cpu/pred/tournament.cc
rename : src/cpu/o3/tournament_pred.hh => src/cpu/pred/tournament.hh

style: cleanup style

swig: %include Event before PythonEvent so python gets the subclass correct.
Before this change, some versions of swig would cause PythonEvent to be
derived from object instead of Event

request: add accessor and constructor for setting time other than curTick

X86: Keep track of more descriptor state to accomodate KVM.

types: add a type for thread IDs and try to use it everywhere

X86: Really set up the GDT and various hidden/visible segment registers.

util: mkblankimage.sh should be executable

build_opts: update ALPHA_FS cpu models

igbe: Fix descriptor cache bug.

includes: sort includes again

includes: use base/types.hh not inttypes.h or stdint.h

types: Move stuff for global types into src/base/types.hh

--HG--
rename : src/sim/host.hh => src/base/types.hh

stats: tidy up the Distribution type a little bit

stats: fancy is a bad name

stats: clean up the code for printing stats

mips-merge: merge hello world regress for inorder cpu
w/latest changes

inorder-regress: add hello MIPS_SE

ruby: deal with printf warnings and convert some to cprintf

ruby: remove random uint typedef and use unsigned

ruby: Make ruby's Map use hashmap.hh to simplify things.

gcc: work around a bogus gcc error

slicc: work around improper initialization of a global in slicc.

slicc: clean up the slicc environment so things build properly on mac.

mips_se: add cpu_models to build options

inorder-mips: Remove eaComp & memAcc; use 'visible' eaComp
Inorder expects eaComp to be visible through StaticInst object. This mirrors a similar change
to ALPHA... Needs to be done for SPARC and whatever other ISAs want to use InOrderCPU

arch-mips: add regWidth constant to float regfile

cpus: add InOrderCPU to default build
regressions need this so they build the model

inorder-regress: missing regress config file
regressions need to access this file to setup the InOrderCPU object

alpha-isa: add mt.hh so it can compile with inorder

inorder-regress: add vortex ALPHA_SE

inorder-regress: add twolf ALPHA-SE

inorder-regress: add hello world

inorder-resources: delete events
make sure unrecognized events in the resource pool are deleted and also delete resource events in destructor

inorder-tlb-cunit: merge the TLB as implicit to any memory access
TLBUnit no longer used and we also get rid of memAccSize and memAccFlags functions added to ISA and StaticInst
since TLB is not a separate resource to acquire. Instead, TLB access is done before any read/write to memory
and the result is checked before it's sent out to memory.
* * *

inorder-tlb: squash insts in TLB correctly
TLB had a bug where if it was stalled and waiting , it would not squash all instructions older than squashed instruction correctly
* * *

inorder-faults: ignore unalign translation faults for prefetches

inorder-stc: update interface to handle store conditionals

inorder-float: Fix storage of FP results
inorder was incorrectly storing FP values and confusing the integer/fp storage view of floating point operations. A big issue was knowing trying to infer when were doing single or double precision access
because this lets you know the size of value to store (32-64 bits). This isnt exactly straightforward since alpha uses all 64-bit regs while mips/sparc uses a dual-reg view. by getting this value from
the actual floating point register file, the model can figure out what it needs to store

inorder-fetch: update model to use predecoder

inorder-mem: clean up allocation/deletion of requests/packets
* * *