sim: generators are also iterables...

sim: accept iterables as generator list

verilog, sim: accept iterables in FHDL statements

genlib/fsm: fix return value of _get_register_control

Revert "sim/core: fix Cat bitshift"

This reverts commit 6d6f91a02b6ff4b5459fe91fcae5b97ce915f7dd.

sim/core: fix Cat bitshift

sim/core: truncate evaluated values before test in If

build/vivado: quote paths in Tcl (prevents problems with \ on Windows)

sim: support execution of nested statement lists (typo)

sim: support execution of nested statement lists

genlib/fifo: width_or_layout -> width

test/divider: subtests

sim: make sure replaced memory signals are always in VCD signal set

travis/conda: build for python 3.5

travis: activate py35

travis: python 3.5

genlib/fifo: add missing imports

test/fifo: do not use Record

genlib/fifo: remove Record support

build: stop at the first failed Quartus command

build: add missing import for Lattice Diamond

fhdl/FullMemoryWE: fix clocking

fhdl: typecheck ClockSignal and ResetSignal arguments

build: cleanup

fhdl/specials/Tristate: handle i=None

fhdl/structure: relax type requirements for Array elements

fhdl: replace flen with len

wrap expressions in Specials

fhdl: introduce wrap function

fhdl: export DUID

setup: simpler version check, beta status

fsm: NextState and NextValue should derive from _Statement

setup: remove unneeded import

README.md->rst

sim: fix slice assign

conda: use new branch (revert this after merge)

setup.py: cleanup

fsm: support complex targets in NextValue. Closes #27.

fhdl/namer: support ClockSignal and ResetSignal. Closes #24

sim: insert resets, support ClockSignal and ResetSignal

sim: drive clock signals

sim: VCD output support

verilog: remove unneeded import

doc: minor edits

doc: remove spurious file

doc: remove outdated or moved parts, cleanup

fhdl/visit: support Constant

travis: VPI is not there for now

sim: support generators yielding statements

sim: memory access from generators

fhdl/structure: add missing init

sim: memory support

fhdl/specials: MemoryPort.clock should always be a ClockSignal

fhdl/simplify: add MemoryToArray

test/fifo: convert to new API

genlib/fifo: add missing import

sim: support arrays, and cat+slice in assignment target

migen/genlib/cdc: fix BusSynchronizer

ping/pong token can be lost when:
- source clock domain starts before destination clock domain.
- a clock domain stops.

This fix add a timeout to detect such situation and create another token.

sim: remove unneeded import

genlib/CRG: fix variable name conflict

test: add divider

sim: support Case

sim: variables are deprecated

sim: fix comb evaluation

test/size: do not test removed functions

test/coding: use new API

genlib/misc: add missing import

fhdl/structure: all case statements should be lists

fhdl/bitcontainer: remove fiter

minor bugfixes

sim: support eval of slice, cat and mux

fhdl/structure: fix namespace pollution

test: bit reverse

fhdl/bitcontainer: remove fslice and freversed

test/constant: use new API

add unittests for Constant

doc: Constant

fhdl/verilog: fix case value sort

fhdl/structure: introduce Constant, autowrap for eq/ops, fix Signal as dictionary key problem

fhdl/decorators: remove traces of deprecated API

genlib: remove reverse_bytes, FlipFlop, Counter

genlib: cleanup CRG

fhdl/decorators: remove deprecated API

simplify imports, migen.fhdl.std -> migen

build/xilinx: minor cleanup

test/support,signed,sort: use new simulator

sim: refactor comb commit

sim: support eval of nested lists

genlib/sort: remove unneeded import

examples/graycounter: use new simulator

test/examples: do not attempt to run deleted examples

sim: support clock domains without sync

simulator: support generators

new simulator: basic execution

fhdl/tools: add input lister

style

fhdl: remove features new simulator won't use

remove genlib.misc.optree (use reduce instead)

fixed bug in value_bits_sign of mul operatiors

mibuild -> migen.build