ice40: Use dfflegalize.

gowin: replace determine_init with setundef

synth_intel_alm: Use dfflegalize.

Improve MISTRAL_FF specify rules

Co-authored-by: Eddie Hung <eddie@fpgeh.com>

tests: update fsm.ys resource count

Suspect it is to do with map/set ordering in techmap; should
be fixed by #1862?

abc9: only techmap (* abc9_flop *) modules

intel_alm: compose $__MISTRAL_FF_SYNCONLY from MISTRAL_FF

abc9: techmap from user design to allow abc9_flop modules to be composed

from other primitives

intel_alm: add $__ prefix to MISTRAL_FF_SYNCONLY

intel_alm: ABC9 sequential optimisations

Add newlines to help text for dfflegalize

I think these were probably missed by accident. Spotted because GCC
spits out lots of messages like this:

passes/techmap/dfflegalize.cc:114:7: warning: zero-length gnu_printf format string [-Wformat-zero-length]
  114 |   log("");
      |       ^~

(because we tell GCC that the first argument to log() looks like a
printf control string in log.h, and a zero length such string triggers
a warning).

Merge pull request #2132 from YosysHQ/eddie/verific_initial

verific: rewrite initial assume/asserts prior to elaboration

Merge pull request #2208 from boqwxp/qbfsat-cleanup

qbfsat: Cleanup and refactoring

Merge pull request #2186 from YosysHQ/mwk/dfflegalize

Add dfflegalize pass.

Merge pull request #2211 from YosysHQ/mwk/fix-fmcombine-ff

fmcombine: use the master ff cell type list

Merge pull request #2210 from YosysHQ/mwk/fix-opt_merge

opt_merge: use the master FF type list

Merge pull request #2195 from YosysHQ/mwk/manual-gates

Add a few more gate types to the manual.

qbfsat: Remove useless comment and #ifndef guards.

qbfsat: Specify default values for some options in the help message.

qbfsat: Clean up external executable command lines and update temporary directory name.

qbfsat: Clean up and refactor data structures into `qbfsat.h`.

Merge pull request #2203 from antmicro/fix-grammar

Signed and macro grammar update

Merge pull request #2179 from splhack/static-cast

Support SystemVerilog Static Cast

Merge pull request #2138 from boqwxp/qbfsat-oflag

qbfsat: Add `-O[012]` options to control pre-solving simplification with ABC

Merge pull request #2206 from boqwxp/qbfsat-fix-name-specialization

qbfsat: Fix name-based hole specialization

dfflegalize: Add tests.

Add dfflegalize pass.

fmcombine: use the master ff cell type list

opt_merge: use the master FF type list

Merge pull request #2136 from zachjs/master

Allow constant function calls in for loops and generate if and case

Merge pull request #2199 from YosysHQ/mmicko/sim_memory

sim - error when memrd and memwr detected

Merge pull request #2201 from YosysHQ/fix_test_cell_ilang

Use ID macro to fix assertion

Merge pull request #2209 from YosysHQ/verific_update

Update verific API version check

simcells: Fix reset polarity for $_DLATCH_???_ cells.

Update verific API version check

qbfsat: Add `-O[012]` options to control pre-solving simplification with ABC.

Thanks to @mwk for the gate mapping part of the ABC scripts.

Co-Authored-By: Marcelina Kościelnicka <mwk@0x04.net>

qbfsat: Fix name-based hole specialization.

Look for unique connections in the containing module with the $anyconst port Y SigBit on the RHS and use those. If no such connection is found, fall back to using the name of the $anyconst port Y SigBit.

Merge pull request #2205 from whitequark/fix-2204

techmap: don't drop attributes on replaced cells

techmap: don't drop attributes on replaced cells.

This was introduced in 76c4ee4ea5cb6a3dc214f66237af22a1bedda010.

Fixes #2204.

Allow constant function calls in for loops and generate if and case

Merge pull request #2200 from YosysHQ/mmicko/fix_expose

expose pass fix

Give error that options are exclusive

cleanup

Merge pull request #2197 from Xiretza/test_cell-shifts

test_cell: don't generate directional shifts with \B_SIGNED=1

Use ID macro to fix assertion

expose pass fix

sim - error when memrd and memwr detected

test_cell: don't generate directional shifts with \B_SIGNED=1

This was made an explicit error in e97e33d, "kernel: require \B_SIGNED=0
on $shl, $sshl, $shr, $sshr.".

Add latches to the manual.

Add a few more gate types to the manual.

Fix crash in verific frontend

Add signed/unsigned tests

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Parse macro call attached semicolon as empty expression

Signed-off-by: Lukasz Dalek <ldalek@antmicro.com>

Fix integer signing grammar

This commit fixes signed/unsigned grammar in parameters as defined in SV
LRM A2.2.1. Example of correct parameters:

parameter integer signed i = 0;
parameter integer unsigned i = 0;

Example of incorrect parameters:

parameter signed integer i = 0;
parameter unsigned integer i = 0;

Signed-off-by: Lukasz Dalek <ldalek@antmicro.com>
Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Merge pull request #2193 from whitequark/cxxrtl-help-text

cxxrtl: update help text

cxxrtl: update help text.

Merge pull request #2188 from antmicro/missing-operators

Add logic-assignments operators

Merge pull request #2189 from antmicro/optional-labels

Add support for optional labels

Merge pull request #2168 from whitequark/assert-unused-exprs

Use (and ignore) the expression provided to log_assert in NDEBUG builds

Merge pull request #2135 from boqwxp/qbfsat-timeinfo

log and qbfsat: Also include child process usage in `PerformanceTimer::query()` and report the time for each call to the QBF-SAT solver

Merge pull request #2093 from boqwxp/qbfsat-bugfixes

qbfsat: Multiple bugfixes

Merge pull request #2192 from YosysHQ/verific_netbus_attr

verific - import attributes for net buses

Add sub-assign and and-assign tests

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Move combined assign tests to single file

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Support missing sub-assign and and-assign operators

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

optimization, all items should have same attributes

Add xor-assignment test

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Support missing xor-assign operator

Signed-off-by: Lukasz Dalek <ldalek@antmicro.com>

Support optional labels at the end of package definition

Signed-off-by: Lukasz Dalek <ldalek@antmicro.com>

Support optional labels at the end of module definition

Signed-off-by: Lukasz Dalek <ldalek@antmicro.com>

Add or-assignment and plus-assignment tests

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Add plus-assignment operator

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Add or-assignment operator

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

verific - import attributes for net buses as well

Merge pull request #2185 from YosysHQ/mwk/cxxrtl-ff-types

cxxrtl: Add support for the new FF types.

cxxrtl: Add support for the new FF types.

simplemap: Fix $dffsre mapping.

Merge pull request #1818 from YosysHQ/mwk/new-ff-types

Add new FF types to library.

Update dff2dffe, dff2dffs, zinit to new FF types.

Add add* functions for the new FF types

Add new FF types to simplemap.

Add support for new FF types in some opt passes.

Add new builtin FF types

The new types include:

- FFs with async reset and enable (`$adffe`, `$_DFFE_[NP][NP][01][NP]_`)
- FFs with sync reset (`$sdff`, `$_SDFF_[NP][NP][01]_`)
- FFs with sync reset and enable, reset priority (`$sdffs`, `$_SDFFE_[NP][NP][01][NP]_`)
- FFs with sync reset and enable, enable priority (`$sdffce`, `$_SDFFCE_[NP][NP][01][NP]_`)
- FFs with async reset, set, and enable (`$dffsre`, `$_DFFSRE_[NP][NP][NP][NP]_`)
- latches with reset or set (`$adlatch`, `$_DLATCH_[NP][NP][01]_`)

The new FF types are not actually used anywhere yet (this is left
for future commits).

Merge pull request #2182 from whitequark/update-abc

Update ABC

Update ABC.

Merge pull request #2181 from whitequark/minisat-wasm-signal

minisat: add missing include guard for WASI

minisat: add missing include guard for WASI.

Including signal.h used to be allowed in WASI by mistake, but it's
an error since SDK 11.

Merge pull request #2180 from Xiretza/pyosys-override

pyosys: Use C++11 override keyword for bindings

pyosys: Use C++11 override keyword for bindings

7191dd16 dropped the YS_OVERRIDE macro, but it was still being generated
by the python bindings generator, resulting in errors like these when
compiled with ENABLE_PYOSYS=1:

kernel/python_wrappers.cc:350:21: error: expected ‘;’ at end of member declaration
  350 |   virtual void help() YS_OVERRIDE;
      |                     ^
      |                      ;
kernel/python_wrappers.cc:350:23: error: ‘YS_OVERRIDE’ does not name a type
  350 |   virtual void help() YS_OVERRIDE;
      |                       ^~~~~~~~~~~

log: Remove unused `_POSIX_TIMERS` branch in `PerformanceTimer::query()`.

log, qbfsat: Include child process time in `PerformanceTimer::query()` and report the time for each call to the QBF-SAT solver.

qbfsat: Simplify solution recovery parsing and tweak the solution regexes.

qbfsat: Avoid instantiating `AttrObject`s directly.

Co-Authored-By: Claire Wolf <claire@symbioticeda.com>

qbfsat: Simplify solution format and replace `SigBit::str()` with `log_signal()`.

Co-Authored-By: Claire Wolf <claire@symbioticeda.com>

qbfsat: Fixes three bugs.

1. Infinite loop in the optimization procedure when the first solution found while maximizing is at zero.
2. A signed-ness issue when maximizing.
3. Erroneously entering bisection mode with no wire to optimize.

qbfsat: Use bit precise mapping for hole value wires and a more robust hole spec for writing to and specializing from a solution file.

Merge pull request #2177 from boqwxp/dict-iterator-jump

hashlib, rtlil: Add `operator+()` and `operator+=()` to `dict` iterators

static cast: simplify

static cast: add tests

static cast: support changing size and signedness

Support SystemVerilog Static Cast
- size
- signedness
- (type is not supposted yet)

Fix #535