update stdint.h to include c99 types

needed for some third party libraries to compile

Merge pull request #188 from gsomlo/gls-csr-cleanup

Miscellaneous cleanup patches

soc/integration/cpu_interface: improve code legibility

Factor out code appearing in both branches of an if/else.

soc/interconnect/gearbox: add msb_first/lsb_first order

boards/targets/arty: generate 25MHz ethernet clock with S7PLL

Allow ethernet to work when sys_clk_freq != 100MHz

Merge pull request #187 from open-design/indent

litex/boards/targets: don't use tab for indentation

litex/boards/targets: don't use tab for indentation

Fix pep8 E101 "indentation contains mixed spaces and tab" error.

Signed-off-by: Antony Pavlov <antonynpavlov@gmail.com>

soc/interconnect/axi: add round/robin arbitration between writes/reads

travis: update RISC-V toolchain

bios/irc: remove compilation workaround

README: update RISC-V toolchain

.gitmodules/rocket: switch to https://github.com/enjoy-digital/rocket-litex-verilog

software/bios/isr.c: workaround compilation issue (need to be fixed)

soc/integration/soc_core: revert default mem_map (do specific RocketChip remapping for now)

boards/targets: revert default sys_clk_freq on nexys4ddr/versa_ecp5 (but add parameter to configure it)

Merge pull request #186 from gsomlo/gls-rocket

Experimental Support for 64-bit RocketChip

fixup: generated-verilog submodule for experimental Rocket support

FIXME: This patch uses https://github.com/gsomlo/rocket-litex-verilog,
however in the long term it would perhaps be better if enjoy-digital
hosted the generated-verilog repository.
Once that's in place, I'd be happy to re-spin (and squash) this patch
on top of its parent -- GLS

soc/cores/cpu/rocket: Support for 64-bit RocketChip (experimental)

Simulate a Rocket-based 64-bit LiteX SoC with the following command:

  litex/tools/litex_sim.py [--with-sdram] --cpu-type=rocket

NOTE: Synthesizes to FPGA and passes timing at 50MHz on nexys4ddr
(with vivado) and ecp5versa (with yosys/trellis/nextpnr), but at
this time does not yet properly initialize physical on-board DRAM.
On ecp5versa, using '--with-ethernet', up to 97% of the available
TRELLIS_SLICE capacity is utilized.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #185 from gsomlo/gls-sim-sdram

tools/litex_sim: restore functionality of '--with-sdram' option

tools/litex_sim: restore functionality of '--with-sdram' option

After LiteDRAM commit #50e1d478, an additional positional argument
('databits') is required by the PhySettings() constructor.

The value used here (32) will generate a 64MByte simulated SDRAM.

Merge pull request #183 from xobs/usb-to-0x43

Use 0x43/0xc3 for USB bridge magic packet

remote: usb: print "access denied" error

When we get an error with errno 13, it means that the user doesn't
have access to the USB device.  Rather than silently eating this
error and returning -1, print out a message to aid in debugging.

Signed-off-by: Sean Cross <sean@xobs.io>

remote: usb: use 0x43/0xc3 for packet header

The previous value -- 0xc0 -- is used by Windows all the time to query
special descriptors.  This was causing a conflict when using the USB
bridge on a Windows device.

Change the magic packet from "Vendor: Device" queries to "Vendor:
Other" by setting the bottom two bits.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/cores/minerva: update to latest

Merge pull request #182 from gsomlo/gls-nexys4-eth-fixup

boards/nexys4ddr: ethernet support fix-up

boards/nexys4ddr: ethernet support fix-up

Commit 5f6e7874 added ethernet support, let's now also expose it via
the "--with-ethernet" command line argument.

Merge branch 'master' of github.com/enjoy-digital/litex

soc_core: remove csr_expose and add add_csr_master method

This could be useful in specific case were we don't have a wishbone master
but just want to have a csr bus and allow the user to define it.

/!\ Since there is no arbitration on between the CSR masters, use this with
precaution /!\

software/include/base/csr-defs.h: add specific CSR_IRQ_MASK/PENDING for Minerva

software/bios/boot: remove specific linux commands (not needed with device tree)

boards/targets/de0nano: reduce to 50MHz sys_clk, simplify CRG

platforms/de0nano: change serial pins (put then next to the GND pin)

cpu/vexriscv/core: update

cpu/vexriscv: update submodule (new linux variant)

boards/nexys4ddr: add ethernet support (RMII 100Mbps)

boards/targets/netv2: +x

soc/cores: remove cordic

Cordic is useful for DSP cores but not as a Soc building block.

LICENSE: clarify

soc/interconnect: remove axi_lite

axi_lite code was defining AXI4Lite signals and doing a AXI4Lite bridge to the
CSR bus when LiteX was not having proper AXI support. LiteX now has  proper AXI
support and it also cover what axi_lite was doing: To create a AXILite to CSR
bus, user can create an AXILite2Wishbone bridge and then connect the CSR bus
directly to the wishbone bus as done in the others non-AXI SoC.

boards: add initial NeTV2 support (clocks, leds, dram, ethernet)

soc/integration/soc_sdram: simplify/fix main_ram_size computation using new databits value of the phy

soc/integration/soc_core: allow user to defined internal csr/interrupts

For some designs with different capabilities, we want to run the same software
and then have the CSRs/Interrupts defined to a specific location.

boards/targets: use new add_csr method

tools/litex_sim: add uart csr (required when with_uart=False with new add_csr method)

soc/integration/soc_core: rework csr assignation/reservation

Similar refactor than on interrupts. Adds a add_csr method but still
retro-compatible with old way to declare CSRs.

boards/targets: declare ethmac interrupt with new add_interrupt method

The previous way to define interrupt is still valid, but using add_interrupt
method will ease maintenance

Merge branch 'master' of github.com/enjoy-digital/litex

integration/soc_core: rework interrupt assignation/reservation

The CPUs can now reserve specific interrupts with reserved_interrupts property.
User can still define interrupts in SoCCore.interrupt_map (old way) or use
add_interrupt method. Interrupts specific to SoCCore internal modules are
allocated automatically on the remaining free interrupt ids.

Priority for the interrupts allocation:
- 1) CPU reserved interrupts.
- 2) User interrupts.
- 3) SoCCore interrupts.

test/test_targets: fix test_ulx3s name

boards/targets: fix ulx3s/versa_ecp5 build

cpu: add `reserved_interrupts` property

Merge pull request #179 from gsomlo/gls-xtra-addrlen

soc/integration/cpu_interface: more arch-specific address size fixes

soc/integration/cpu_interface: more arch-specific address size fixes

When generating arch-specific include files (generated/[mem|csr].h)
ensure address literal defines are suffixed by 'L', denoting their
'unsigned long' type. This inhibits compiler warnings when values
computed based on these constants are cast to pointers.

Also ensure csr_[read|write][b|w|l]() function declarations have
'unsigned long' address arguments.

Finally, restore the correct (32-bit, (unsigned *)) expected
behavior of the MMPTR() macro, inadvertently converted to an
arch-specific sized access (unsigned long *) by commit 5c2b8685.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

boards/targets: make sys_clk_freq a parameter

Most of the targets can now generate an abritrary sys_clk_freq from onboard XO.

boards/targets/minispartan6: for now revert experimental s6pll clocking

boards/plarforms/minispartan6: default to xc6slx25

bios/boot/ update linux memory mapping

tools/litex_term: add json support to load images to memory, allow passing speed as float

example json file (serialboot.json):
{
"binaries/Image":         "0xc0000000",
"binaries/rootfs.cpio":   "0xc2000000",
"binaries/rv32.dtb":      "0xc3000000",
"emulator/emulator.bin":  "0x20000000"
}

example command:
lxterm --images=serialboot.json /dev/ttyUSBX

Merge pull request #178 from daveshah1/vexriscv_linux_yosys

vexriscv: Fix some floating signals

vexriscv: Fix some floating signals

Signed-off-by: David Shah <dave@ds0.me>

bios/boot: add specific flash_boot for linux with vexriscv

bios/boot: rename MM_RAM to EMULATOR_RAM

soc/get_mem_data: add direct support for regions

We now support passing filename (offset=0), json file and regions

soc/interconnect/axi: add AXI2AXILite converter and use it in  AXI2Wishbone

soc/interconnect/axi: add AXI Lite definition

soc/interconnect/axi: add comment on axi signas that are present but not used

cores/cpu/vexriscv: add VexRiscvTimer and use it for the linux variant

bios/boot: add liftoff banner just before booting

bios/boot/netboot: only get boot.bin as default, add linux_vexriscv netboot config

soc/interconnect/axi: connect axi.ar/aw when selecting write or read

soc/interconnect/axi: wishbone address shift is not always 2, make it generic

soc/interconnect/wishbone: allow setting adr_width (default to 30)

soc/interconnect/axi/AXI2Wishbone: add buffer on axi command to be sure command is accepted before response is sent

build/sim: update tapcfg

Merge pull request #176 from gsomlo/gls-ulong-addr

software: use "unsigned long" for address values, also 8-byte alignment

software: use "unsigned long" for address values, also 8-byte alignment

Enable future support for 64-bit CPU models.

test/test_targets: comment bad variant tests for now

soc/interconnect/axi: add burst support to AXI2Wishbone

soc/interconnect/axi: add capabilities to AXIBurst2Beat and simplify/optimize

integration/soc_core: use cpu name as cpu-type for all cpus (mor1kx was instanciated with or1k)

Keep or1k retro-compatibility for now but add a warning

build/tools: add deprecated_warning

cpu_interface: default to gcc for all cpus unless told otherwise (mor1kx default was clang)

cpu: use property methods to return name, endianness, gcc triple/flags, linker output format

cpu: integrate nmigen version of Minerva, add submodule

Updating documents from LiteX BuildEnv Wiki

fix vexriscv build

Merge pull request #175 from mithro/cpu-docs

Standardizing `cpu_variants` and adding lots of documentation

Adding testing of cpu variants.

Work with no `cpu_variant` provided.

Updating documents from LiteX BuildEnv Wiki

Updating documents from LiteX BuildEnv Wiki

Standardize the `cpu_variant` strings.

Current valid `cpu_variant` values;
 * minimal  (alias: min)
 * lite     (alias: light, zephyr, nuttx)
 * standard (alias: std) - Default
 * full     (alias: everything)
 * linux

Fully documented in the [docs/Soft-CPU.md](docs/Soft-CPU.md) file
mirrored from the
[LiteX-BuildEnv Wiki](https://github.com/timvideos/litex-buildenv/wiki).

Also support "extensions" which are added to the `cpu_variant` with a
`+`. Currently only the `debug` extension is supported. In future hope
to add `mmu` and `hmul` extensions.

.gitmodules: use our VexRiscv-verilog

docs: Adding script to pull useful docs from LiteX BuildEnv's wiki.

soc/integration/soc_core: fix get_mem_data when not file is not multiple of 4 bytes

soc/integration/soc_core: fix get_mem_data for json files

soc/integration/soc_core: add integrated_sram_init

soc/integration/cpu_interface: fix banner in get_mem_header

Merge pull request #173 from gsomlo/gls-git-revision

build: handle exceptional case when litex/migen not deployed as git repo

build: handle exceptional case when litex/migen not deployed as git repo