migen/genlib/cdc: fix BusSynchronizer

ping/pong token can be lost when:
- source clock domain starts before destination clock domain.
- a clock domain stops.

This fix add a timeout to detect such situation and create another token.

Merge pull request #31 from burnpanck/fix-value_bits_sign-mul

fix bug in value_bits_sign of mul operatiors

travis: only upload package when not building a pull request

fixed bug in value_bits_sign of mul operatiors

AutoCSR: refactor common gatherer code

mibuild/altera/common: use Altera instead of Quartus (coherency with xilinx/common)

migen/actorlib/packet: fix source.error in Depacketizer

mibuild/xilinx/ise: update synthesis with yosis

migen/flow/actor: fix sop/eop validation in PipelinedActor (stb can be inactive when pipe_ce is active)

Port fpgalink_programmer to use newer fl library.

  * See change in https://github.com/makestuff/libfpgalink/commit/2074e51a334f5a5c2ea78f4919d01b379d4ba2ef

try to use the new anaconda-client

ise: do not use LCK_cycle:6 by default

pipistrello: fix cts/rts

* use the same perspective as for tx/rx (flipped w.r.t. the ftdi chip)
* add pullups in case target or host attempt to use handshaking

platforms/kc705: add GPIO SMA

resetless -> reset_less

fhdl: allow use of ResetSignal() on resetless clock domains

Revert "migen/actorlib/fifo: add FIFO wrapper function"

This reverts commit d0a19c4be85c2f3d21e891b8a5520ba5a7a3a258.

migen/actorlib/fifo: add FIFO wrapper function

Allow automatic instantiation of the correct fifo (SyncFIFO or AsyncFIFO) according to the clock domains passed in argument.

migen/fhdl/tools: fix rename_clock_domain when new == old

Clock domain renaming should support new == old to allow programmatically determined clock domain renaming.

Merge branch 'master' of https://github.com/m-labs/migen

actorlib/packet/Depacketizer: manage layouts without error signal

Removed drive strength constraints on VGA/Audio signals

xilinx: ensure we chdir() back after build

mimasv2: style, consistency with other boards

Adding support for Numato Lab Mimas V2 platform

platforms/kc705: style

mibuild/openocd.py: add support

Tested with pipistrello and kc705. Needs patches from
https://github.com/jordens/openocd/tree/bscan_spi waiting
to be merged in the openocd queue.

Merge branch 'master' of https://github.com/m-labs/migen

Allow using non-milkymist cables with UrJTAG.

mibuild: Adding error checking around xsvf generation

Adding support for programming with FPGALink

Steps for getting it set up.

 * Get libfpgalink dependencies
   sudo apt-get install \
      build-essential libreadline-dev libusb-1.0-0-dev python-yaml

 * Build libfpgalink
   wget -qO- http://tiny.cc/msbil | tar zxf -
   cd makestuff; ./scripts/msget.sh makestuff/common
   cd libs; ../scripts/msget.sh libfpgalink
   cd libfpgalink; make deps

 * Convert libfpgalink to python3
   wget -O - http://www.swaton.ukfsn.org/bin/2to3.tar.gz | tar zxf -
   cd examples/python
   cp fpgalink2.py fpgalink3.py
   ../../2to3/2to3 fpgalink3.py | patch fpgalink3.py

 * Set your path's correctly.

   export LD_LIBRARY_PATH=$(pwd)/libfpgalink/lin.x64/rel:$LD_LIBRARY_PATH
   export PYTHON_PATH=$(pwd)/libfpgalink/examples/python:$PYTHON_PATH

mibuild/xilinx: Adding programming with the Digilent Adept tools

mibuild/xilinx: Xilinx's FPGAs do not necessary share the same primitives: add xilinx_s7_special_overrides and specific XilinxDDROutputS7 implementation

Fix DDROutput implementation on spartan6 (tested with LiteETH's GMII phy)

travis: use use-local for conda install

http://conda.pydata.org/docs/build_tutorials/pkgs.html

Remove self.programmer references in Mercury, as mercury programmer is not implemented.

Add Mercury dev board to mibuild (micro-nova.com/mercury/)

Merge pull request #21 from psmears/patch-1

Minor improvements to wording

fhdl/specials: add Keep SynthesisDirective

bus/wishbone: remove size CSR from Cache (L2 size will be reported to the software as a constant)

mibuild/xilinx/ise: fix source and set source to False by default on Windows (tools supposed to be in the PATH)

mibuild/xilinx/ise: simplify default_ise_path

Xilinx Platforms now use cmd.exe on Windows instead of bash to run scripts
(remove MSYS dependency)

Minor improvements to wording

wishbone: add Cache (from WB2LASMI)

pipistrello: fix FPGA speed grade

migen/bus/wishbone: add UpConverter and Converter wrapper (also rewrite DownConverter)

migen/genlib/fsm: fix delayed_enter when delay is negative (can happen when delay is generated from others parameters)

genlib/cdc: add BusSynchronizer

setup.py: valid version number (fixes issue #12)

fhdl/verilog: add reserved keywords

migen/genlib/record: add leave_out parameter to connect

Modules doing dataflow adaptation often need to connect most of the signals between endpoints except the one concerned by the adaptation.
This new parameter ease that by avoid manual connection of all signals.

example of instance usage

vpi: avoid some code duplication between windows and linux

migen/actorlib/spi: apply missing CSR renaming

vpi: cleanup (thanks sb)

vpi: fix and simplify windows simulation (ends of msg were ignored)

Merge branch 'master' of https://github.com/m-labs/migen

migen/genlib/misc: replace Timeout with WaitTimer from artiq

travis: install conda dependencies after activating the virtual env

travis: get-anaconda.sh does not take args anymore

Windows simulation support

ise: move -user_new_parser to xst_opt

mibuild/platforms/pipistrello: add _n suffix to usb fifo pins

mibuild/platforms/minispartan6: rename ftdi_fifo to usb_fifo and fix rd_n/wr_n swap

doc: remove cordic

add examples tests

migen/actorlib/packet: add Packetizer and Depacketizer

migen/genlib: avoid use of floating point in reverse_bytes

migen/actorlib: add packet.py to manage dataflow packets (Arbiter, Dispatcher, Header definitions, Buffer)

migen/actorlib/misc: add BufferizeEndpoints

BufferizeEndpoints provides an easy way improve timings of chained dataflow modules and avoid polluting code with internals buffers.

migen/genlib/misc: add reverse_bytes

Add a command line option (-use_new_parser yes) to Xilinx XST to force use of the newer parser for older FPGAs.

migen/test: for now desactivate test_generic_syntax (travis-ci's Verilator needs to be upgraded?)

migen/fhdl/verilog: _printheader/_printcomb, remove default value of arguments which are not used in internal functions. (thanks sb)

migen/fhdl: give explicit names to syntax specialization when asic_syntax is used

migen/test: rename asic_syntax to test_syntax and simplify

travis: add conda package generation and upload + build doc

Add conda recipe for Migen

doc: fix warnings during doc build

travis: install verilator

test: add test for asic_syntax

add Travis CI badge

fhdl/verilog: add flag to produce ASIC-friendly output

Fixing shadowing of global index function.

Fixes the following warnings;
```
cc -Wall -O2  -fPIC -Wall -Wshadow -g -O2 -fstack-protector --param=ssp-buffer-size=4 -Wformat -Wformat-security -I/usr/include/iverilog -c  -o ipc.o ipc.c
ipc.c: In function ‘ipc_receive’:
ipc.c:98:17: warning: declaration of ‘index’ shadows a global declaration [-Wshadow]
ipc.c:113:17: warning: declaration of ‘index’ shadows a global declaration [-Wshadow]
```

Fixes https://github.com/m-labs/migen/issues/14

mibuild/altera: cleanup

Revert "add I/O standard definitions to mibuild/altera"

This reverts commit a889b4106084cd781eb0faf2482a83acfea9700e.

add I/O standard definitions to mibuild/altera

add differential in/out support to mibuild/altera

some PEP8 cosmetic

platforms/kc705: add PCIe pins

mibuild: add support for libraries, move .replace("\\", "/") to generic_platform.py and execute it only on Windows machines.

We need to support libraries when Migen is used as a wrapper on large VHDL designs using libraries.

travis: disable email notification

travis: add IRC notification

Using a newer version of iverilog.

Makefile now uses iverilog-vpi

From `man iverilog-vpi`;
> iverilog-vpi is a tool to simplify the compilation of VPI modules for use
> with Icarus Verilog. It takes on the command line a list of C or C++ source
> files, and generates as output a linked VPI module.

Fixes https://github.com/m-labs/migen/issues/11

Adding .egg-info to the .gitignore

Adding simple travis-ci build.

Fixes https://github.com/m-labs/migen/issues/10

README: add link to online docs

Expanding the install instructions a little.

This is based on the discussion at https://github.com/m-labs/misoc/issues/6

revert fhdl/verilog: avoid reg initialization in printheader when reset is not an int. (sorry merge issue)