Fix error message.

It was erroneously complaining that gdb sent too much data even when it
wasn't.

Increase gdb receive buffer.

Newer gdbs send larger memory write packets when downloading.
Also improve error reporting when gdb sends packets that don't fit in
the buffer.

Don't force load trigger timing to After

Allow the CSR writer to make the choice.

@timsifive @colinschmidt this fixes the failing rv64mi-p-breakpoint test.

Don't die when gdb thinks XLEN is 64 but it's 32.

Instead, just give gdb what it asks for.
Also when gdb does a register write, let the user know that it's likely
misconfigured and tell them how to fix it.

This is probably as well as issue #72 can be fixed in spike.

Return an error to gdb when memory reads fail. (#71)

Update trigger behavior. (#70)

M-mode writes to tdata1 with dmode set are ignored instead of raising an
exception.
Add the same behavior for tdata2.

restore clang support by fixing printf identifiers

allow MAFDC bits in MISA to be modified

Remove generic debug tests. (#65)

They live in riscv-tests/debug now, since they also test gdb, and can be
used to test other targets besides spike.

Merge pull request #62 from riscv/trigger

Implement address and data triggers.

Merge branch 'master' into trigger

Conflicts:
riscv/encoding.h
riscv/processor.cc

Rebuild debug ROM because CSR encoding changed.

Support triggers on TLB misses.

Theoretically support trigger timing.

Rename tdata[0-2] to tdata[1-3].

Add timing bit (but it doesn't do anything).
Implement dmode bit.

Save/restore tselect. Set dmode.

Fix indent.

Rename tdata0--tdata2 to tdata1--tdata3.

Add (degenerate) performance counter facility

Allow reads from tdrdata registers

partially update spike to newer debug spec

Fix spike interactive (-d) mode

remove HWBPCOUNT field of DCSR

Implement address and data triggers.

So far I only have testcases for instruction and data address.
Not implemented is the mechanism that lets the debugger prevent a user
program from using triggers at all. I'll be adding that soonish.

The critical path is unchanged, but my experimenting shows the
simulation is slowed down about 8% by this code. Reducing the size of
trigger_match() (which is never called during my benchmark) fixes that,
but making it not be inlined has no effect. I suspect the slowdown comes
from cache alignment or something similar, and on a different CPU or
after more code changes the speed will come back.

Allow mstatus.MPP to store bad values; instead, validate on MRET

Either approach is legal, but this more closely matches Rocket.

remove old rvc directory (#61)

Add support for virtual priv register. (#59)

Users can use this register to inspect and change the privilege level of
the core. It doesn't make any assumptions about the actual underlying
debug mechanism (as opposed to having the user change DCSR directly,
which may not exist in all debug implementations).

Set U bit in misa register

Make address translation work in 32-bit. (#58)

Fix single step over csrw instructions. (#57)

csrw instructions instantly return if the PC isn't serialized. Take note
of this, and don't enter debug mode until the instruction we just
executed actually completed.

Don't treat RVC NOP as illegal instruction

Fix page table walker not respecting valid bit

Update to new PTE format

Remove debug printf that was cluttering up output.

Disassemble RVC instructions based on XLEN

The interpretation of RVC opcodes depends on XLEN, and the disassembler
always assumed RV32.

h/t Michael Clark

Make gdbserver code work with small Debug RAM.

Support debugging 32-bit spike instances.

Parameterize debug ROM contents on XLEN

Remove fence.i from debug ROM

Don't use I$ in debug mode

This avoids the need for fence.i.

Remove legacy HTIF; implement HTIF directly

Fix paddr_bits computation prior to VM setup

Merge sasid into sptbr

Trap on tdrdata registers when tdrselect[XLEN-1]=0

make check: Fail if the tests failed

Fix 2 bugs in Debug ROM: (#52)

1. Debug ROM wasn't actually writing 0xffffffff to the last word in
Debug RAM after an exception happened.
2. Fix a race where debug interrupts were cleared before that write
would have happened, so a debugger (gdbserver.cc in this case) might get
the wrong idea about whether an exception happened or not.

Why wasn't this wreaking havoc before?

Add degenerate HW breakpoint implementation

Keep DCSR_XDEBUGVER unsigned.

Minor usability improvements (#48)

* spike_main/disasm.cc: Print unknown CSR numbers in hex

* interactive mode: Print "Unknown command" when appropriate

DCSR cause was moved, bug debug ROM wasn't updated

As a result Debug ROM would always take the spontaneous halt code path.
This didn't hurt spike since (so far?) the spike debug handler doesn't
attempt to do anything quick while code is running. But now the ROM is
more correct.

Fix 'make check' when run from build directory.

Fix build when not building inside root directory

Add gitignore

Move sethaltnot and cleardebint.

Now it matches Krste's memory map.

New encoding.h for new CSR addresses.

Move cleardebint, per spec.

Use .word for mret, for now.

The current assembler doesn't seem to know it?

Change DCSR bits to match spec.

Cleaned up debug ROM code a little.

Kill spike as soon as the test is done with it.

Link standalone programs at 0x80010000.

This leaves some memory for pk, where it keeps tohost/fromhost which we
cannot just write to.

Turn off debugging.

All the printfs would be pretty annoying if you're actually using this
to debug something.

Also fixed a small jump bug in halt.

Tell gdb we can handle large packets.

This speeds up downloads to 93KB/s, which is starting to get usable.

Fix writing odd numbers of bytes to odd addresses.

Exceptions in Debug Mode don't update any regs.

Ignore MPRV in Debug Mode.

Write test for downloading a mostly random program

It passes, but it's slow.

Remove already-implemented TODO.

Move debug rom link map to the right place.

Turns out this doesn't actually matter, but it's better to be correct.

Remove obsolete TODO.

Implement ebreak[mhsu].

Remove dependency on include file in my homedir.

Force gdb to not print entry values.

All of a sudden gdb decided to start printing them, which messed up the
breakpoint test. It would only print them in the test, not if I manually
ran the same commands. I'm sure it's my fault somehow, but this should
keep things consistent in the future.

mprv test now breaks like it's supposed to.

Deal with escapes that gdb sends in binary data.

Make -H halt the core right out of reset.

Added a test, too.

Halt when gdb user hits ^C.

Make sure to fence.i after setting/clearing a swbp

This doesn't change anything since Debug ROM already executes a fence.i,
but it will be more correct if that is no longer necessary.

Implemented register writes.

All existing tests pass!

Fix reading CSRs.

Single step appears to work.

Software breakpoints sort of work.

Use fence.i in Debug ROM.

This replaces a hack that just disabled all of the icache.

Fix off-by-two in general read registers.

Now the exit test passes!

Walk page tables to translate addresses.

Turn operation into a queue,

in preparation for address translation.

Remove unused code.

Add some debug printfs, which I'll be wanting for at least a little
while.

Save/restore mstatus, too.

Also read DCSR, which will be useful to figure out why we halted.

Ignore more files.

Properly read s0/s1.

Add dret.

Implement memory writes.

Implement single memory read access.

Prevent unaligned accesses in memory read.

Also change how exceptions in Debug Mode are signaled.

Properly save/restore dpc, mcause, mbadaddr.

Also clear dcsr.cause when leaving Debug Mode so future traps go where
they should.

Exceptions in Debug Mode, stay in Debug Mode.

Now things don't blow up when reading a non-existent CSR.

Remove debug printfs.

Have Debug memory kind of working again.

Debug exception -> ROM -> RAM -> ROM, then something goes wrong.

Read FP registers, and general CSRs*

*) Only works if you read CSRs that actually exist.

Continue works well enough for DebugTest.test_exit

Fix race using fence.

Refactor how we track in-progress operations.

I think the functionality is unchanged.