litex_setup: revert default install behaviour but add --user support

Merge pull request #171 from keesj/develop_as_user

Install development packages in the user directory

tools/litex_server: fix comms import

soc/integration: also add sha-1/date to generated software files

build: add sha-1/date to generated verilog, change git_version to git_revision

Install development packages in the user directory

When in development mode install the packages in the user directory using the
--user flag from pip. This allows to install and run without the need for root
access.

test/test_targets: cover all platforms

boards/platforms/ulx3s: fix default clock

boards/platforms/sp605: apply same simplifications than on others platforms

boards/platforms: add SP605

cores/cpu/vexriscv: fix wrong revert

targets/ac701: cleanup and make it similar to others targets.

Still supports EthernetSoC with RGMII and 1000BaseX.

targets/xilinx: remove keep attribute on clock going to idelayctrl

Causes P&R issues with Vivado.

boards/platform/ac701: add proper copyright, cleanup to be similar to others platforms

boards/platforms/kc705: provide only one default programmer as others platforms

boards: Xilinx ac701 dev board support

build/xilinx/ise.py: write .v file for post synthesis sim

build/xilinx/programmer: cleanup XC3SProg position parameter

build/xilinx/programmer: add position parameter to XC3SProg

.gitignore: ignore tilde files

targets/minispartan6: use S6PLL in CRG

cores/clock: add divclk_divide_range on S6PLL/S6DCM

cores/clock: use common XilinxClocking class for all Xilinx clocking modules

cores/clock: add initial Spartan6 PLL/DCM support

build: add git version (sha-1) used to create the scripts

build: scripts are generated by LiteX

build/xilinx/vivado: cleanup pull request #170

Merge pull request #170 from ldoolitt/master

build/xilinx/vivado: only try Xilinx setup if vivado is not already i…

build/xilinx/vivado: only try Xilinx setup if vivado is not already in the path

Only affects the non-Windows code path.
Uses python distutils, already used elsewhere.

global: switch to VexRiscv as the default CPU

VexRiscv can now replace LM32 for almost all usecases and we now have better
software support with RISC-V.

ci: fix test_targets/test_simple

test: remove waveforms generation

travis: simplify, enable and add RISC-V toolchain to build targets

boards/platforms: add separators, cleanup imports

boards/platforms: provide only one default programmer per platform.

create_programmer is not really longer used, so try to keep it simple.

boards/platforms/kc705: only keep Vivado support

There is no reason still using ISE on 7-Series.

boards: always define timing constraints the same way (1e9/freq_mhz)

boards/targets/ulx3s: allow running test_targets on it

boards/targets: add keep attribute directly in crg

This makes it systematic and avoid having to add it later.

Merge pull request #167 from xobs/network-flag-check

litex_server: check socket flags exist before using them

litex_server: check socket flags exist before using them

Some flags are only available on certain platforms.  Verify these flags
exist prior to using them when opening a socket.

See
https://stackoverflow.com/questions/14388706/socket-options-so-reuseaddr-and-so-reuseport-how-do-they-differ-do-they-mean-t
for more information

Signed-off-by: Sean Cross <sean@xobs.io>

tools: move from litex.soc.tools to litex.tools and fix usb.core import

Merge pull request #165 from xobs/vexriscv-cpu-reset-address

Vexriscv cpu reset address

Merge pull request #164 from xobs/litex-usb-server

Litex usb server support

utils: litex_server: add usb support

Add `--usb` and associated arguments to create a litex bridge over
USB.  This makes use of the new CommUSB module.

Signed-off-by: Sean Cross <sean@xobs.io>

tools: remote: add usb communications protocol

This adds a USB communications protocol to the suite of litex-supported
wishbone bridge protocols.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/interconnect/axi: add AXIBurst2Beat

Converts AXI bursts commands to AXI beats.

soc/interconnect/avalon: add description

Merge branch 'master' of https://github.com/enjoy-digital/litex

soc/integration/soc_zynq: fix HP0 connections

build/xilinx/vivado: only set library for vhdl files (not supported for verilog/system-verilog)

cpu: vexriscv: allow cpu_reset_address to be overridden

Allow the cpu_reset_address value to be overridden, for example allowing
it to be a signal.  That way the reset address can be modified after
synthesis, in dual-core or debug situations.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/interconnect: add avalon with converters to/from native streams

Merge pull request #162 from antmicro/full-conf-vexriscv

Add full and full_debug CPU variant of VexRiscv

Merge pull request #163 from gsomlo/gls-verilated-cmdargs

build/sim/core: Initialize Verilator commandArgs

build/sim/core: Initialize Verilator commandArgs

Required when DUT is using plusargs. Prevents Verilator simulation
from crashing with "Verilog called $test$plusargs or $value$plusargs
without testbench C first calling Verilated::commandArgs(argc,argv)".

vexriscv: Add full and full_debug CPU variant

build/altera: switch to sdc constraints, add add_false_path_constraints method

build/xilinx/vivado: set quiet property on MultiReg/AsyncResetSynchronizer constraints

MultiReg/AsyncResetSynchronizer are not necessarily present in all design, set
quiet property to avoid generating false warnings.

soc/cores/clock: add divclk_divide/vco_margin support on S7/Ultrascale

soc/cores/clock: improve presentation

build/xilinx/vivado: round period constraints to lowest picosecond

Vivado will do the opposite if we don't do it, with this change we ensure the applied period constraints will always be >= to the requested constraint.

Merge pull request #161 from enjoy-digital/litex_server_arguments

litex_server: refactor parameters and to allow setting bind address

litex_server: set socket.SO_REUSEPORT to avoid waiting 60s in case of unclean termination

litex_server: add message and exit when mandarory arguments are missing.

litex_server: allow setting bind port, remove auto-incrementing on bind_port

litex_server: refactor parameters and to allow setting bind address

In some cases, it can be useful to bind to "0.0.0.0" instead of "localhost".
While adding bind address support, parameters passing has also been refactored
to ease adding parameters in the future.

software/libnet/microudp: simplify txbuffer managment

software/libnet/microudp: cleanup eth_init

software/libnet/microudp: simplify rxbuffer managment

software/libnet/microudp: set raw frame size to ETHMAC_SLOT_SIZE

software/libnet: remove use of ethmac_mem.h

bios/sdram: add __attribute__((unused)) on cdelay

litex_setup: add litesata

boards/targets/kcu105: add Ethernet (with 1Gbps SFP adapter)

software/libnet: add #ifdef on eth_init

Merge pull request #158 from vbuitvydas/altera-contrib

Changes for litepcie support for Altera Cyclone V

litex/build/altera/quartus: changes to make top level assigment in .qsf file with build name

litex/build/altera/common: added reset synchronizer

integration/soc_zynq: fix missing SoCCore.do_finalize

Signed-off-by: Florent Kermarrec <florent@enjoy-digital.fr>

integration/soc_zynq: add add_hp0 method

integration/soc_zynq: use add methods to add optional peripherals

integration/soc_zynq: connect axi signals that were missing

interconnect/axi: add missing axi signals

Merge pull request #157 from CBJamo/master

Add ifdef check for MAIN_RAM_SIZE

Add ifdef check for MAIN_RAM_SIZE

README: bump copyright year

bios/main: align SoC info, show CPU speed on CPU line, show L2

bios/main: move sdrinit

bios/main: print boot sequence only if sdr_ok

bios/main: remove csr functions (not used and only supported by lm32), improve help presentation

software/bios: improve readibility, add soc informations

Merge pull request #156 from gsomlo/gls-axi-width

soc/interconnect/axi: address length cleanup

soc/interconnect/axi: data/address length cleanup

Instead of hard-coding data and address width to 32, assert that
the AXI and Wishbone interfaces have *matching* address and data
widths.

soc/interconnect/axi: remove dead code (thanks gsomlo)

Merge pull request #154 from daveshah1/yosys_xilinx_edif

build/xilinx: Update Yosys write_edif parameters

build/xilinx: Update Yosys write_edif parameters

utils/litex_sim: fix main_ram_size

soc_core/get_mem_data: add json support

example of json file:
{
    "vmlinux.bin":    "0x00000000",
    "vmlinux.dtb":    "0x01000000",
    "initramdisk.gz": "0x01002000"
}

build/microsemi/libero_soc: add linux build script support