Exclude contrib/ and libgram/ from package installation

Pulse trigger signal rather than continuous trigger in Timeline test

Add testing for Timeline elaboratable

Remove VCD files

Remove unused code

Reformulate GRAM_RW_FUNC section

Add example code for headless SoC

Allow libgram to run outside a SoC

Fix autopep8 madness

nMigen workaround: put default case at the end of the Switch

Include dash in compiler prefix variable

Fix clock signal for ECP5 PHY

Fix readout issue in Wishbone bridge (mentionned in #8)

Add while(1) loop to firmware

Expose native port directly

Fix default clock domain for gramNativePort

Fix autopep8 madness

Remove unused legacy attributes (fixes #3)

Add no_retiming attribute

Allow longer lines

Rename sys2x to sync2x

Remove unused code

Fix comparison value

Make memory test code more verbose

Fix write signal name for CSR (fixes #5)

Remove old commented code

Restrict exposed classes

Add default case for _DownConverter Switch

Make non gram_* symbols local symbols (fixes #2)

Remove SDR/DDR/DDR2 modules (unsupported)

Remove get_csrs() (useless)

Add test firmware

Add link to LambdaConcept website

Remove unused files

Autopep8

Remove unnecessary import in DFII

Add self._bridge to m.submodules (fixing #4)

Remove Peripheral inheritance in multiplexer

Fix missing submodule statement in ECPIX5 example

Use sync as clock domain for crossbar

Fix typos

Finish porting stream classes to nMigen

Add stream Pipeline, fix bugs in gram.stream

Add StrideConverter implementation

New wishbone frontend

Fix nMigen migration issue (DomainRenamer)

Fix nMigen migration bug, and rename from LiteDRAM to gram

Update README according to the current API

Add EOL

Refine libgram architecture

Add gitignore for libgram

Update Makefile for library generation

Autopep8 on example code

Add formatting script

Run autopep8

Rework LiteDRAM wishbone frontend (wip)

Expose RAM size in gramCore

Fix links in README

Rework RAM port for nMigen compliance

Rename LiteDRAM to gram

Connect dramcore to SoC bus in ECPIX-5 example

Rename LiteDRAM to gram

Use CSRPrefixProxy for exposing CSR

Add CSRPrefixProxy to gram.compat

Update documentation

Add early code for libgram

Fix bugs in ECP5DDRPHY instanciation

Cleaning repo

Migrate FIFO frontend from Migen to nMigen

Rework DFI interface code

Clean unused code

Add copyright

Remove setaddr for submodule instanciation

Fix multiple drive issue

Add copyright

Fix PLL

Remove bandwidth meter

Fix direction in stream assignment

Fix typo

Remove useless variable

Fix signal drive error

Fix multi-driven signals in refresher

Bugfixing

Correct nMigen transition bugs

Add dram core as submodule

More nMigen conversion and fixes

Add second clock

Remove diff pairs in ECPIX5Platform

There is a weird issue occuring with diff pairs for clk and dqs signals. I double checked if those pins could be used for differential signals and it seems ok.

Initial commit