wishbone: add read/write simulation methods

Revert "conda: try to hack conda into checking out new branch directly"

This reverts commit 1b11b7fa862852e95a80c98bae0de9fe9169560b.

conda: try to hack conda into checking out new branch directly

travis: add dummy script

conda: consistent version numbering

add travis.yml

add conda build scripts

cores/dvi_sampler: fix imports

interconnect/stream: add Converter (needs cleanup)

compiler_rt: add comparesf2

cores/liteeth_mini: adapt all phys to new migen

cores: fix liteeth

MANIFEST.in: fix lm32 data directory

software: do not build libdyld and libunwind for lm32. Closes #22

integration/builder: escape backslash in makefile defines

Merge branch 'new' of github.com:m-labs/misoc into new

integration/builder: fix building for SoCSDRAM-based targets when SDRAM is disabled

Reported by Florent Kermarrec

software/bios: move romboot after serialboot and netboot

On designs using romboot (firmware embedded in ram blocks), we generally upload new firmwares with serialboot and netboot for prototyping.
Moving romboot after serialboot and netboot avoid manual interrupts of the boot sequence.

setup: include software and Verilog files

Broken on Python 3.5
error: can't copy 'misoc/software': doesn't exist or not a regular file

interconnect/stream: add missing part of Demultiplexer

setup: add entry points

setup: fix readme

sdram: cleanup

liteeth_mini: fix imports, replace Counter and FlipFlop

interconnect/stream: add multiplexer and demultiplexer

interconnect/stream: remove param, do not depend on FIFO Record support

lasmicon: do not depend on FIFO Record support

command line options support, CSR CSV, all targets building

flterm: cleanup

cores/gpio: fix import

soc_core: simplify settings (assume CPU and CSR present)

minor fixes

basic out-of-tree build support (OK on PPro)

move software into misoc

Sort constants in csr generation.

Previously the order of constant output depended on Python's hashing order
which changes every run. This caused the file to change every run.

With this change the csr.h file will always be the same. This can be verified
this with the following;
```bash
 CSR=software/include/generated/csr.h
 for i in 1 2 3 4 5 6; do
   rm -f $CSR; python make.py build-headers
   cp $CSR $CSR.$i
 done
 md5sum $CSR.*
```

Revert "Use shutil rather then rm -rf command."

This reverts commit d8fd4fe7257eea9efe252376305b716b2f51840f.

sdram working on PPro

replace flen with len

add stream, fix CPUs and more imports. simple target boots on ppro.

fix most imports

interconnect: add bus/bank components from Migen

lasmicon: enable refresh at all times

break down sdram, improve consistency of core names

cores directory

reorganization WIP: flatten core structure (SDRAM still needs to be done)

setup: cleanup

CONTRIBUTING.md->rst

migen.fhdl.std -> migen

misoclib -> misoc

Add init file in sdram/phy dir

Without __init__.py file, when using setup.py, setuptools' find_package() function does not find the files in sdram/phy package. Hence .egg file entirely misses sdram/phy directory

More info here: https://bitbucket.org/pypa/setuptools/issues/97

uart/software: remove litescope dependency

Adding --help option to flterm.

dvisampler/edid: fix sda sampling, needs to be similar to scl.

Video sources with high scl frequency were not able to access EDID information through I2C.
I2C start was not detected correctly and was randomly reseting the fsm during transfers.(seen with litescope)

Allow installing tools to a prefix.

(Defaults to /usr/local.)

create liteethmini and move liteeth to a separate repo (https://github.com/enjoy-digital/liteeth)

LiteEthMini is a subset of LiteEth intended to be used with a CPU and a software stack.

remove litepcie_phy_wrappers submodule

targets: remove USBSoC from minispartan6 (example available here: https://github.com/enjoy-digital/scarab-soc)

move liteusb to a separate repo (https://github.com/enjoy-digital/liteusb)

move litesata to a separate repo (https://github.com/enjoy-digital/litesata)

move litescope to a separate repo (https://github.com/enjoy-digital/litescope)

move litepcie to a separate repo (https://github.com/enjoy-digital/litepcie)

misoclib/soc: fix add_constant when used for strings

litecores: remove unneeded AutoCSR inheritance in example designs (thanks William D. Jones)

litescope/core/port: fix missing self.comb...

litescope/core/port: fix EdgeDetector CSRs names

litescope/core/port: fix LiteScopeEdgeDetector (refactoring issues)

liteth/phy: simplify clk_freq in LiteEthPHY autodetect function (thanks Sebastien)

sdram/phy/s6ddrphy: fix comment on S6QuarterRateDDRPHY

sdram/module: add P3R1GE4JGF DDR2 (Atlys) and MT41J128M16 DDR3 (Opsis, Novena) modules.

sdram/phy/s6ddrphy: add S6QuarterRateDDRPHY to run DDR3 at higher frequencies.

Built on top of S6HalfRateDDRPHY, exposes a 4 phases DFI interface to the controller with a 2x slower clock.
Validated on the Numato Lab opsis board (50MHz sys_clk/ DDR400), should also work on the Novena laptop (same DDR3 module).

liteeth/phy: fix autodetect (clk_freq not necessary passed in kwargs)

sdram/phy/s6ddrphy: rename S6DDRPHY to S6HalfRateDDRPHY and use ORed wrdata_en/rddata_en (the controller already manages that)

README: small update

sdram/module: cleanup indent

litecores: add -Ob option to make.py (allow to build with yosys for example)

liteeth/phy: only use clk_freq for LiteEthPHYGMIIMII in autodetect

tools/flterm: replace int(a, 16) with int(a, 0) for --kernel-adr

tools/flterm.py: cleanup kernel-adr argument parsing

Use shutil rather then rm -rf command.

Use shell for globbing in clean.

All commands run should be checked.

tools/flterm.py: some cleanup and fix last frame data that was not transmitted

unwinder: update.

libdyld: add const qualifiers.

libbase: add const qualifiers.

libdyld: all ELF relocations may refer to the current object.

liteeth/phy: rename rgmii to s6rgmii since specific to Spartan6

Also remove autodetection support for RGMII. For it to work we would need to pass the device we are building for.

liteeth: add rgmii phy

sdram/phy/s6ddrphy: add DDR3 support

sdram/phy/initsequence: add burst chop 4 (BC4) for DDR3

This is needed for half rate controllers with burst length of 4.
For best efficiency quarter rate controllers should be used.

libunwind: build with -DNDEBUG.

dyld: style

libdyld: handle existing but undefined symbols during lookup.

libdyld: R_*_RELATIVE never specify a symbol.

libdyld: handle unaligned relocations.

unwinder: update.

libdyld: add support for R_OR1K_{NONE,32,GLOB_DAT}.

libbase: also pass exception PC and EA to exception handler.

libbase: downstream users should provide fprintf.

libdyld: fix dyld_lookup algorithm.