add new CRIn2Sel for later, for getting rid of CRInSel.BA_BB

BFT does not exist

add sv.isel 12,2,3,*99 test to test_pysvp64dis.py

add some CR3 pysvp64dis.py tests, sv.crand

power_insn: check exact matches directly in set

power_insn: group opcodes and names

add sv.isel asm-disasm tests to test_pysvp64dis.py

add missing addpcis to power_enums.py and minor_19.csv

convert minor_19 to bitpattern (for adding addpcis)

whoops lsbshf=2 for CR5

whoops missed lsb-shift parameter

add comments into CR5Operand class

add CR5Operand and CR3Operand to power_insns.py

huhn? addpcis converts to .long? huhn?

fix issue with pysvp64dis.py load() reading from stdin
take a copy of the input and allow "seek()" on the copy (BytesIO)

power_insn: perform minor opcodes cleanup

power_insn: hopefully final take on the opcodes

power_insn: yet another take on the opcodes

whitespace cleanup

add quine-mckluskey algorithm

power_insn: refactor register verbose assembly

power_insn: support pcode

power_insn: tune TargetAddrOperand disassembly

power_insn: support CR remap

power_insn: support non-zero operands

power_insn: simplify operand naming conventions

power_insn: drop redundant dataclass incantations

power_insn: do not print blob suffix unless needed

power_insn: do not panic upon database query

power_insn: refactor opcode matching

power_insn: support D operand in DX form

power_insn: refactor span detection

power_insn: simplify code

power_insn: remove redundant code

power_insn: decouple extra merge routine

power_insn: rename extra to spec

power_insn: deprecate redundant else section

power_insn: rename Extra classes

fields.text: this fish ain't moving

reallocate fcbrt(s) to match new fptrans allocations

move ffadds to not conflict with fptrans -- makes space for min/max/fmod/remainder ops

add fishmv fmvis addpcis instructions to test_pysvp64dis.py
these are not hugely verbose

add subtests

hooray got test_pysvp64dis.py working with new Verbosity level

power_insn: support verbosity levels

power_insn: indent refactoring

add seek/tell on load in pysvp64dis so that generator can be reused

add "short" argument (TODO pick better name) to pysvp64dis

add pysvp64dis tester

extend short down into rest of disassembly

add "short" form of instruction - not output hex-encoding

"D" of fishmv RT,D has to be done as a custom field

Revert "fields.text: this fish ain't moving"

This reverts commit c86e1ad76c423dd4cf6a8b79a2c2720a1ef963a5.

fields.text: this fish ain't moving

minor_22: make svshape2 really shaped

minor_31: fix setb form

minor_30: fix rldicl form

add default arg byteorder=LITTLE to pysvp64dis

added missing RA RB RT to TLI-Form fields.txt

major: fix andi./andis. form

minor_30: fix rldcl/rldcr forms

whitespace

pysvp64asm: fix missing arguments

rename svshape and svoffset fields
* yx to SVyx
* offs to SVo
also correct the pseudocode!

svshape2: rename fields

power_insn: dump operand type (scalar/vector)

add fcpsgn parallel reduction test
https://bugs.libre-soc.org/show_bug.cgi?id=864

whoops forgot to strip "NN/NN=insn" in power_svp64.py

add 2nd parallel prefix test, this time subtract (non-commutative)

power_insn: fix immediate operands

power_insn: refactor operands disassembly

power_fields: deprecate arrays

power_insn: support EXTRA2/EXTRA3 GPR/FPR

power_fields: allow getting individual field bits

power_insn: use tuple for bit ranges in fields

pysvp64asm: create database once

power_insn: fix naming conventions

power_insn: stricter reg type check

add first functional confirmed unit test for parallel reduce REMAP
https://bugs.libre-soc.org/show_bug.cgi?id=864
using remap_preduce_yield directly, confirmed operational through ISACaller
added through decoder/isa/svshape.py which is responsible
in SVSHAPE.getiterator() for returning the appropriate yield-iterator

REMAP parallel-reduce:
https://bugs.libre-soc.org/show_bug.cgi?id=864
* add 0b0111 csv entry for svshape
* stop sv/trans/svp64.py raising exception for SVrm=0b0111
* add beginnings of svshape SVrm=0b0111 to simplev.mdwn
* add first unit test

add fixedsync.py to .gitignore

fix incorrect comment

add all fptrans ops to CSVs

add unofficial and comment2 fields to minor_63.csv

power_insn: rename value argument to insn in operands

power_insn: support branch stub

power_insn: clean extra disassembly

power_enum: tune SVPtype representation

power_enum: tune SVEtype representation

power_insn: disassemble extra index

power_enum: tune SVExtra representation

power_insn: support extra_reg routine

power_insn: move extras to SVP64Record

removing two unused fields (E) which somehow
made it into the 1.6.2 section

add dummy fixedsync.mdwn pseudocode for lwarx/stbcx. LR/SC operations

sort out demo of remap_preduce_yield.py
originally based on wiki preduce.py, split into two separate SVSHAPEs
one for left operand the other for right

add first version of parallel reduction yield

add a new log option to pysvp64dis and make it a command-line
console script using setup.py entry_points

use log function for warnings about .mdwn files in pagereader.py

move reading of os.environ out of a global which prohibits
setting of os.environ at runtime

remove parallel-reduction mode from decoder and sv/trans/svp64.py
parallel reduction has to be done through REMAP due to two critical factors:
1) the amount of gates in joining REMAP with PREDUCE as a "Mode"
2) the differing Vector Length (similar to Matrix) from the number of
   operations needed to be performed
the complexity arising is too great which means it has to be done as REMAP