WIP divmod: implemented division by single word

support ignoring integer registers for ExpectedState

convert assigned values to SVSHAPE when writing to SVSHAPE[0-3] SPRs

this makes mtspr SVSHAPE0, reg properly maintain ISACaller invariants

add WIP Knuth's algorithm D assembly

divmod: assign registers to variables

adapt divmod algorithm for putting variables in registers

add more features for _DivModRegsRegexLogger

finish moving Knuth algorithm D into a class

merely indent function

[skip ci]

start adding DivModKnuthAlgorithmD class

format code

finish writing python_divmod_knuth_algorithm_d

fix generating invalid divmod tests

speed up divmod shift-sub tests by removing most test cases

add WIP knuth algorithm D python implementation

rename divmod algorithm -> divmod_shift_sub in prep for adding divmod based on Knuth's Algorithm D

add WIP powmod_256 -- asm test is currently disabled since divmod is too slow

fix assemble to properly look for whole symbols to replace

previously if there were labels foo and foobar, it would partially
replace foobar giving 0x<addr>bar, which is wrong.

also optimized to use dict instead of linear search for label names

bug 672: remove redundant/incorrect comment in pospopcount

bug 672: pospopcount, cleanup, no functional change

bug 672: pospopcount, correct NGI Grant

whitespace in pseudocode to aid clarity

bug #672: more code-comments

comments

bug #672: shorten pospopcount further

by setting VL=MVL=8 the sv.popcntd/sw=8 will wipe out the unused destinations
to zeros, so no need to clear them manually. loses one additional instruction

bug #672: pospopcount working with large arrays

pospopcount is supposed to be able to handle long arrays of data,
but it turns out that sv.lbzu/pi/dw=8 was calculating an EA in 8-bit,
meaning that it wrapped around to a zero memory address.
now this is resolved the code which has been made shorter actually works

bug #672: pospopcount using sv.lbzu/pi/dw=8 error

COMPLEX! this turns out to be a spec violation where RA (EA)
*must* be treated as 64-bit *NOT* have its width overridden
just because destination elwidth is set to 8-bit.
* source elwidth is supposed to apply to STORE
* dest elwidth is supposed to apply to LOAD
but those are MEMORY DATA not memory ADDRESSes they are
supposed to apply to.

TODO, most likely LDST_IDX needs fixing (RB may also need
an elwidth cancellation/override, have to check the spec)

bug #672: shorter pospopcount but not fully working

variant on pospopcount but when 241 array items instead of 240 are used
it produces the wrong answer. under investigation

ISACaller/parser: kludge: support (RA|0) when elwidth != 64

https://bugs.libre-soc.org/show_bug.cgi?id=1221

isatables: update generated csvs

bug #672: pospopcount finally got the right answer

forgot to add popcntd initially, lots of futzing around, still work to do
but it gives a correct answer now

bug #672: fixing pospopcount assembler

there is a lot going on here, this is pushing the boundaries of
what ISAcaller can do (or hasnt been asked to do... until now)
* gbbd (gather bits and bytes double) had to be added
* sw=8,dw=64 had to be fixed (XLEN is actually 64 there
  but source elements have to be ZERO-EXTENDED...)
* a bug in sv.addi/sw=8 was found
  https://bugs.libre-soc.org/show_bug.cgi?id=1221
* some changes to setvl have to be made/written (!)
* sv.bc in CTR-reduction mode needs to potentially be fixed
  or at least properly examined

fix elwidth overrides when sw=8
the way that XLEN works is it must be MAX(sw,dw) which is not what
was happening, it was fixed at sw (source width)

add gbbd (bmatflip) test case - just the one for now

whitespace

add gbbd to minor_22.csv, add OP_BMAT to power_enums.py

add first gather instruction pseudocode

got sv.bc working for pospopcount

try ctrtest mode in pospopcount

reduce indentation

starting on pospopcount assembler

add cut/paste copy of strncpy example as basis for pospopcount
https://bugs.libre-soc.org/show_bug.cgi?id=672

fix vertical-first sv.bc

https://bugs.libre-soc.org/show_bug.cgi?id=1210

Added sv.bc in vertical-first test

add Z-23 to RT FRS FRT

Added English language description for stdupsx instruction

Added English language description for sthupsx instruction

Added English language description for sthupsx instruction

Added English language description for stbupsx instruction

Added English language description for ldupsx instruction

add RS/FRT/FRS to Z-23 Form for ls004
https://bugs.libre-soc.org/show_bug.cgi?id=1055

Added English language description for lwaupsx instruction

Added English language description for lwzupsx instruction

Added English language description for lhaupsx instruction

Added English language description for lhzupsx instruction

change ld/st shift to Z23-Form

Added English language description for lfdupsx instruction

Added English language description for lbzupsx instruction

Added English language description for stfdux instruction

add comment/header on ld/st shift instructions

Added English language description for lfdupsx instruction

Test case (all same nos) for maxloc

add asserts to check results

whitespace

Test case (all zeroes) for maxloc

msr and svstate default to None in TestCase, they're replaced with actual values in ISACaller

no point defining nm=-1

add 2nd maxloc case

move maxloc to isacaller directory

python conversion of maxloc.c

add TRAP docs

misc fixes for fallout of copying insn inputs

System Call Interrupts do *not* set SRR1[TRAP]

See PowerISA v3.1B Book III 7.5.14

support TRAP being called without setting a trap_bit

only write outputs that have .ok == True

use create_full_args to generate insn arg list

add SelectableInt.ok

helper for one-source-of-truth for insn argument list for ISACaller and parser

copy_assign_rhs must retain subclasses of SelectableInt

log load/stores to InstrInOuts

format code

misc AST correctness fixes

fix maxloc

add debug print

whoole stack of whitespace corrections

more crap removed

remove unnecessary cruft from Makefile

Removed unused include: bug #676

Adding fortran C example for Shriya, bug #676

rename all load/store update-shifted-post-increment to *upsx

https://bugs.libre-soc.org/show_bug.cgi?id=1048#c21

fix instruction name conflicts

remove lhaup from pifixedloadshift -- all pi-shift instructions are indexed X-Form rather than D-Form

detect duplicate instructions

rename pifpstore instructions, add "p" into names

use of the word "Kind" is too irritating. replace all occurrences with "Type".
cannot replace lowercase "kind" with "type" as it is a python keyword.
have to think of a better (*short*) argument name

comment on rfid doing a swap-backup of the program, must find
out why and fix it so that is not necessary

add LSHIFT and RSHIFT operators to parser. reluctantly

look for and allow blank lines in pseudocode as well
as english description. remove use of regex (too complex to understand)

missing colon on end of "Description"

remove use of regex (this code is REQUIRED to be SIMPLE)