soc: use set

soc: simplify integrated memory parameters

soc/sdram: minor cleanup

litesata: adapt to new SoC API

soc: remove cpu_boot_file argument

soc: remove cpu_or_bridge and with_cpu arguments

soc: retrieve csr and memory regions using methods

soc: use add_wb_master function

soc: simplify/fix csr busword

soc: remove unnecessary imports

soc: improve memory region conflict check

soc: remove ns function

sdram: remove redundant with_l2 parameter (equivalent to l2_size != 0)

soc: limit main_ram_size to 256MB (we should modify mem_map to allow larger memories, this was the probably ARTIQ runtime issue....!!)

soc: simplify main_ram_size computation and share it between LASMIcon and Minicon

sdram/module: fix MT8JTF12864, rowbits is 14 and not 16.... (16 was used from the beginning, but it does not fix the runtime issue)

sdram/phy/simphy: OK with DDR3

sdram/phy/simphy: expose settings to user and test with DDR/LPDDR/DDR2

sdram/core/lasmicon: add enabled parameter to refresher (for some simulations we need to disable it)

sdram/module: clean up tREFI. (use 64ms/8k or 4k)

Merge branch 'master' of https://github.com/m-labs/misoc

pipistrello: add por reset counter

* this is a temporary fix that should be removed once the
combination of bitstream-in-flash, mor1kx, bios-in-flash works

software/bios/sdram: small clean up

software/bios/sdram: for now desactivate random on address test since it seems to trigger a L2 cache or LASMIcon bug on at least de0nano/minispartan6

Memtest sometimes reports 1 or 2 errors with de0nano/minispartan6 on this new test when used with LASMICON. Minicon seems fine. We will have to investigate on this issue.

software/bios/sdram: add random addressing to memtest

testing memories with linear access is not good enough. Adding random addressing allow us to detect more eventual issues on our L2 cache or SDRAM controller.

targets: revert use of integers in clocks/timings

sdram: remove nbits from modules and databits from GeomSettings

software/bios/sdram: make seed_to_data static

sdram/phy/simphy: remove use of iter

sdram/phy: add simphy (software memtest OK in simulation with MT48LC4M16)

software/bios/sdram: select the type of data we want to generate for memtest with TEST_RANDOM_DATA (debugging hardware is easier with a simple counter)

software/memtest: remove Mixxeo/M1 hardcoded values in bandwidth computation

sofware/memtest: use MAIN_RAM_SIZE from mem.h

tools/flterm.py: small clean up

libcompiler-rt: add ucmpdi2.o

sofware/memtest: update bandwidth registers

sdram/core/lasmicon: automatically insert bandwidth module when with_memtest is True

sdram: pass module as phy parameter, define memtype in modules and only keep phy parameter in register_sdram_phy

sdram: use names that are more explicit for bank_a, row_a,...: bankbits, rowbits, .... Add databits to GeomSettings.

tools: add minimal flterm.py (basic flterm.c clone with kernel loading for now)
flterm.c is not portable, we need a portable alternative. Once flterm.py will support all flterm features, it will be possible to remove flterm.c.

linker-sdram.ld: sdram mem region is now called main_ram

liteusb: give more generic names to modules: FtdiXXX becomes LiteUSBXXX, move PHY outside of core (builds on minispartan6)

liteusb: make oe_n optional on ft2232h phy

liteusb: fix imports

targets: add minispartan6 (SDRAM working)

sdram/module: fix tREFI on AS4C16M16

targets: pipistrello/ppro, fix stupid mistake 10ex --> 1ex...

targets: fix CLKIN1_PERIOD on ppro and pipistrello

sdram: pass sdram_controller_settings to SDRAMSoC

sdram: simplify the way we pass settings to controller and rename ramcon_type to sdram_controller_type (more explicit)

rename sdram mapping to main_ram

misoclib/soc: add _integrated_ to cpu options to avoid confusion

software/bios/memtest: add data bus test (0xAAAAAAAA, 0x55555555) on a small portion of the test zone.
we now need to add another random addressing test to avoid linear access on L2 cache

sdram/module: add tREFI uniformization to TODO

sdram/module: add MT47H128M8 DDR2 (used for a customer)

sdram/module: add speedgrate note for IS42S16160 and AS4C16M16

sdram/module: add AS4C16M16 for minispartan6

targets/mlabs_video: rename sdram_module to sdram_modules to reflect that we have 2 modules sharing the same characteristics

targets/kc705: rename sdram_module to sdram_modules to reflect that we have 8 modules sharing the same characteristics

sdram/module: add description and TODO list

sdram: define MT46V32M16/MT8JTF12864 and use it on pipistrello/kc705

sdram: define MT46V32M16 and use it on m1/mixxeo

sdram: create module.py to define SDRAM modules and use it on de0nano/ppro targets

sdram: split sdram_timing in sdram_timing_settings/sdram_controller_settings

req_queue_size, read_time, write_time settings are not sdram_timing settings but sdram controller settings

litexxx cores: use default baudrate of 115200 for all tests

pipistrello: add user reset

apparently needed for flashed bitstream, xiped bios, mor1kx

pipistrello: fix flash, ddram pin naming

sdram: raise NotImplementedError if Minicon is used others memories than SDR (not functional for now)

targets/kc705: add external reset

liteeth/mac/core: add with_padding option (enabled by default) and change with_hw_preamble_crc option to with_preamble_crc

liteeth/mac/core: fix hw_preamble_crc register generation

liteeth: use bios ip_address in example designs

targets: add Lattice ECP3 versa

litescope/drivers: do not build regs when addrmap is None

LiteXXX cores: fix frequency print in test/test_regs.py

LiteXXX cores: convert port parameter to int if is digit in test/make.py

liteeth/phy/gmii : set tx_er to 0 only if it exits

liteeth: use default programmer in make.py

liteeth: use CRG from Migen in base example

litescope: use CRG from Migen

targets/simple: manual instantiation of CRG (automatic insertion works for BaseSoC but not for MiniSoC since this one define clock_domains)

liteeth: make gmii phy generic

litesata: avoid hack on kc705 platform with new mibuild toolchain management

soc: rename with_sdram option to with_main_ram (with_sdram was confusing)

targets/simple: use mibuild default clock

soc/sdram: sync with new mibuild toolchain management

liteeth/phy: typo (thanks sb)

targets/simple: use new generic DifferentialInput

targets/simple: insert IBUFDS for Xilinx devices (not implemented for others vendors)

soc/sdram: add workaround for Vivado issue with our L2 cache, reported to Xilinx in november 2014, remove it when fixed by Xilinx

uart/liteeth: only import the phy we are going to use (UARTPHYSim cannot be imported on Windows since based on pty).

uart/sim: add pty (optional, to use flterm)

liteeth/mac: fix padding limit (+1), netboot OK with sim platform

liteeth/mac: use Counter in sram and move some logic outside of fsms

liteeth/phy/sim: create ethernet tap in __init__ and destroy it in do_exit

soc: do_exit is now provided by modules

liteeth: fix cnt_inc in IDLE state (we should wait sop to inc counter)

liteeth: do not insert CRC/Preamble in simulation to allow direct connection to ethernet tap

uart: pass *args, **kwargs to sim phy

uart: add phy autodetect function