hdl.ir: warn if .elaborate() returns None.

Fixes #164.

hdl.xfrm: handle mem.{Read,Write}Port in CEInserter.

Fixes #154.

vendor: don't emit duplicate iobuf submodule names.

These are no longer allowed after commit 698b005.

hdl.dsl: add getters to m.submodules.

lib.fifo: fix typo.

Pin: Add extra hierarchy level for name derivation

build.run: Ensure batch script returns proper error code.

back.pysim: correctly add gtkwave traces for signals with decoders.

build.dsl: Add optional name_suffix to Resource.family.

back.pysim: avoid malformed VCD files when a decoder uses tabs.

hdl.ir: make UnusedElaboratable a real warning.

Before this commit, it was a print statement, and therefore, command
interpreter options like -Wignore did not affect it. There is no API
to access the warning filter list, so it was turned into a real
warning; and further, since Python 3.6, tracemalloc can be used
as a standard method to display traceback to allocation site instead
of the ad-hoc traceback logic that was used in Elaboratable before.

back.rtlil: add decodings to cases when switching on a signal.

Fixes #134.

back.verilog: run proc_prune for much cleaner output.

This is a very new Yosys feature, and will require a Yosys build
newer than YosysHQ/yosys@44bcb7a1.

hdl.{ast,dsl},back.rtlil: track source locations for switch cases.

This is a very new Yosys feature, and will require a Yosys build
newer than YosysHQ/yosys@93bc5aff.

tracer: add PyPy support to get_var_name().

Fixes #141.

build.dsl: add Resource.family abstraction.

build.{dsl,res}: allow platform-dependent attributes using callables.

Fixes #132.

hdl.rec: respect modifications to signals in Record.like().

Fixes #126.

back.rtlil: don't name-prefix signals connected to instance ports.

This gives particularly pathological results on IO buffers, like:
  connect \D_OUT_0 \user_led_0_user_led_0__o

Since subfragment signals are name-prefixed because this works well
for signals propagated upwards across hierarchy, this is never
desirable for instances.

build.{dsl,res}: allow removing attributes from subsignals.

This is useful when most attributes in a large composite resource
are the same, but a few signals are different, and also when building
abstractions around resources.

Fixes #128.

build.dsl: allow assertions on subsignal widths.

This is useful when building abstractions around resources where
the pin names are user-specified.

Fixes #129.

hdl.{ast,cd,dsl,xfrm}: reject inappropriately used comb domain.

Fixes #125.

test: fix Travis.

test: generate examples to verilog as part of unit tests.

This is to make sure 806a62c2 doesn't happen again.

examples/basic/ctr_ce: fix outdated syntax.

compat.genlib.fsm: fix after commit dac62754.

hdl.xfrm: don't overwrite source locations on ClockDomain signals.

On the sample of examples/basic/*.py, there are no remaining
incorrectly inferred locations.

hdl.{dsl,mem,xfrm}: inject appropriate source locations.

This primarily fixes the problem with source location precision in
Module (which used to trace locations from __exit__ of the context
managers, by which point everything interesting has been lost), but
also improves memory port and control inserter source locations.

On the sample of examples/basic/*.py, the only incorrectly inferred
remaining location is clk pointing to hdl/mem.py:166.

back.rtlil: ignore empty source locations.

This was a bug introduced during refactoring in 2492f490.

hdl.ast: use keyword-only arguments as appropriate.

As a motivation/related refactor, make sure each AST node exposes
src_loc_at in the constructor.

back.rtlil: attach source locations to switches, not processes.

This effectively reverts and reimplements half of commit 82903e49.
I was confused and did not realize that RTLIL does, in fact, have
attributes on switches.

After this commit, processes no longer have any source locations.
This is semantically fine, as the processes we emit are purely
artificial (because of LHS grouping), but I have not checked how
downstream tooling handles this.

back.rtlil: use a more principled approach to attributes. NFC.

This also refactors the RTLIL builder to use a more aspect-oriented
approach.

vendor.xilinx_7series: generate also binary bitfile.

Fixes #139.

vendor.xilinx_spartan_3_6: Add Spartan3A family support.

vendor.lattice_ecp5: don't leave LUT inputs disconnected.

This causes YosysHQ/nextpnr#301.

Fixes #136.

hdl.dsl: further clarify error message for incorrect nesting.

Fixes #133.

hdl.dsl: clarify error message for incorrect nesting.

Refs #133.

hdl.dsl: gracefully handle FSM with no states.

build.plat: source a script with toolchain environment.

Fixes #131.

build.run: only use os.path on the target OS.

Before this commit, BuildPlan.add_file would use os.path.normpath,
which would be the wrong thing for cross-builds.

build.run: make BuildProducts abstract, add LocalBuildProducts.

This makes it clear that we plan to have remote builds as well.

Also, document everything in build.run.

build.plat, vendor.*: don't join strings passed as _opts overrides.

Right now an array is expected in any _opts overrides, and if it is
actually a string (because it is passed via an environment variable,
usually), awkwardness results as each character is joined with ` `.

Fixes #130.

build.run: make sure BuildProducts._root is not easily accessible.

vendor.xilinx_{7series,spartan6}: Support extra VHDL files.

hdl.dsl: fix src_loc_at for FSM state signal.

back.rtlil: emit \src attributes for processes via Switch and Assign.

The locations are unfortunately not very precise, but they provide
some improvement over status quo.

hdl.ast: fix src_loc_at for Mux().

build.res: detect physical conflicts earlier.

This is useful for two reasons:
  1. nMigen can provide better error messages than the platform and
     do it earlier in the build pipeline.
  2. Many platforms handle diffpairs by only constraining the P pin;
     the N pin is completely ignored. If this is undetected,
     downstream users (human or software) can rely on this
     information assuming it is correct and introduce more errors.
     (Of course, this will not catch every mistake, but the most
     common is a copy-paste issue, and that will handle it.)

Fixes #124.

hdl.rec: thread src_loc_at to all inner Signals and Records.

vendor: give names to IO buffer instances.

Fixes #123.

hdl.rec: accept Record(src_loc_at=...).

compat.fhdl.specials: mark CompatMemory as Elaboratable.

This suppresses a warning that is not useful in the compat context.

compat.fhdl.specials: use "sync" as default domain, not "sys".

In compat.fhdl.module, we already default to "sync" as the default
clocked domain. Using "sys" in memories only would be inconsistent
and result in more bugs.

compat.fhdl.specials: fix Memory.get_port() after 94e8f479.

This also makes sure the native ports are instantiated for correct
clock domain.

compat.fhdl.structure: fix If/Elif/Else after 32446831.

lattice_ecp5: fix get_input

hdl.ast: recognize a Enum used as decoder and format it better.

hdl.mem: fix naming of registers inside unnamed memories.

Before this commit, `None` would leak into the vcd file with pysim.

build.plat: add iter_extra_files method.

* vendor.*: employ iter_extra_files.

back.rtlil: emit \sig$next wires instead of \$next\sig. NFC.

Just a bit more readable.

back.rtlil: do not emit $next wires for comb signals.

According to RTLIL semantics (that was undocumented before today),
the only purpose of `sync always` is to enable inference of latches,
because there is no other way to express them in terms of RTLIL
processes without ending up with a combinatorial loop. But, nMigen
specifically avoids latches, so this is not necessary.

This change results in major improvements in Verilog readability.

See also #98.

hdl.rec: implement slicing by component names.

Fixes #121.

hdl.rec: implement Record.like.

Fixes #120.

vendor.xilinx_7series: read extra .xdc files.

hdl.mem: use read_port(domain="comb") for asynchronous read ports.

This avoids the absurdity of the combination of arguments that is
read_port(domain="sync", synchronous=True).

Fixes #116.

back.rtlil: fix Array regression in 32446831.

Fixes #117.

back.pysim: create unique ResetSynchronizer internal domains.

Commit 300d47ca introduced the same bug commit 779f3ee9 was trying to
avoid, but now only in the simulator. Since the names in simulator
don't have to make any sense, just use DUID to generate them.

back.pysim: override ResetSynchronizer implementation.

This was rewritten to use Yosys cells in 779f3ee9 to avoid leaking
the interior clock domain, but the simulator doesn't understand Yosys
cells. So, use the old implementation in the simulator.

lib.cdc: avoid interior clock domains in ResetSynchronizer.

Such clock domains will "leak" into the enclosing scope, which is
generally undesirable. Also, this is instructive for a platform
overriding the behavior, since it provides guidance on how to
correctly instantiate platform-specific flops.

I've considered also doing this for MultiReg(), but it is very
challenging in presence of non-reset-less CDC FFs, since Yosys'
$dffsr primitive has separate set and clear inputs, and reshuffling
the reset value for those results in quite a bit of additional logic.

(That said, it might have to be done anyway, precisely because
letting Yosys generate this additional logic might prove too much
for the toolchain to cope with, and again, platform-independent
code should provide guidance to platform-specific code.)

lib.cdc: eliminate no_retiming attributes.

See #115 for rationale.

vendor.lattice_ice40: fix instance of negedge FF due to a typo.

build.plat: fix dedent overrides.

README: tone down the instability warning to reflect current status.

hdl.{ast,dsl}, back.{pysim,rtlil}: allow multiple case values.

This means that instead of:

    with m.Case(0b00):
        <body>
    with m.Case(0b01):
        <body>

it is legal to write:

    with m.Case(0b00, 0b01):
        <body>

with no change in semantics, and slightly nicer RTLIL or Verilog
output.

Fixes #103.

hdl.ir, back.rtlil: allow specifying attributes on instances.

Fixes #107.

examples: add concise UART example.

This example uses shift registers and counters instead of an explicit
FSM, which makes it very compact in terms of generated logic, and
more concise too.

back.pysim: fix scope screwup.

compat.fhdl.structure: fix typo.

compat.fhdl.structure: simplify handling of default case.

hdl.{ast,dst}: directly represent RTLIL default case.

This makes RTLIL mildly nicer:

 casez ({ \$5 , \$3 , \$1  })
   3'bzz1:
       \$next\o  = \$7 ;
   3'bz1z:
       \$next\o  = \$9 ;
   3'b1zz:
       \$next\o  = \$11 ;
-  3'bz:
+  default:
       { \$next\co , \$next\o  } = \$13 ;
 endcase

vendor.xilinx_{spartan6,7series}: speedgrade→speed.

For consistency with ECP5.

vendor.lattice_ecp5: implement.

Note that because of issues with Yosys and nextpnr, it is not yet
possible to use either SDR or DDR I/O.

README: update nMigen libs paragraph

README: add clarification about HLS

vendor.lattice_ice40: use different --package for 4k devices.

vendor.xilinx_7series: fix IOB packing.

vendor.xilinx_{7series,spartan6}: emit IBUF/OBUF explicitly.

Do this to make sure all buffers, tristate/differential or not, are
instantiated the exact same way, and are subject to the same set of
toolchain bugs, if any.

vendor.xilinx_{7series,spartan6}: cleanup. NFC.

Eliminate some intermediate signals if they are not necessary.
Do not even return i, o, or t if the pin does not have them.

vendor.xilinx_{7series,spartan6}: connect FCDE and IOB directly.

Before this commit, in some cases there will be an inverter, which is
not allowed on an FDCE with IOB attribute set to true, as it will
interfere with packing.

build.plat: dedent overrides.

vendor.lattice_ice40: never place an inverter on global buffer output.

This would make `pin.i` not a global network anymore, which is likely
undesirable if an explicit Attrs(GLOBAL=1) is specified.

vendor.xilinx_7series: implement inverters.

vendor.xilinx_spartan6: implement DDR I/O buffers and inverters.

compat.fhdl.structure: fix Case().makedefault().

Fixes #100.

compat.fhdl.structure: always order default case as the very last.

hdl.ast: tighten assertion in Switch().

Simplify code by using Signal.like(name_suffix="..") appropriately.

hdl.ast: add name_suffix=".." option to Signal.like().

This simplifies creation of related signals with nice names during
metaprogramming, e.g.

  def make_ff(m, sig):
      sig_ff = Signal.like(sig, name_suffix="_ff")
      m.d.sync += sig_ff.eq(sig)
      return sig_ff

vendor.xilinx_7series: implement DDR I/O buffers.

vendor.lattice_ice40: fix typo.