In sat: 'x' in init attr should not override constant

Remove Xilinx test

Actually, there might not be any harm in updating sigmap...

Add comment as per @cliffordwolf

Add shregmap -tech xilinx test

Revert "Try way that doesn't involve creating a new wire"

This reverts commit 2f427acc9ed23c77e89386f4fbf53ac580bf0f0b.

Try way that doesn't involve creating a new wire

If d_bit already in sigbit_chain_next, create extra wire

Add doc

Add copyright

Add CHANGELOG entry

Remove `shregmap -tech xilinx` additions

pmgen to also iterate over all module ports

Remove output_bits

Forgot to set ud_variable.minlen

Do not run xilinx_srl_pm in fixed loop

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Merge pull request #1317 from YosysHQ/eddie/opt_expr_shiftx

 opt_expr to trim A port of $shiftx/$shift

Bump year in copyright notice

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix missing newline at end of file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1289 from mmicko/anlogic_fixes

Anlogic fixes and optimization

Fix missing newline at end of file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1281 from mmicko/efinix

Initial support for Efinix Trion series FPGAs

Copy-paste typo

Respect opt_expr -keepdc as per @cliffordwolf

Handle $shift and Y_WIDTH > 1 as per @cliffordwolf

Add cover()

Canonical form

Merge pull request #1316 from YosysHQ/eddie/fix_mem2reg

mem2reg to preserve user attributes and src

Add test

opt_expr to trim A port of $shiftx if Y_WIDTH == 1

Reuse var

Revert "Trim shiftx_width when upper bits are 1'bx"

This reverts commit 7e7965ca7b3bbeb79cb70014da7bc48c08a74adb.

opt_expr to trim A port of $shiftx if Y_WIDTH == 1

Trim shiftx_width when upper bits are 1'bx

Add comment

Add variable length support to xilinx_srl

Rename pattern to fixed

attribute -> attr

Use Cell::has_keep_attribute()

abc9 to perform new 'map_ffs' before 'map_luts'

xilinx_srl to support FDRE and FDRE_1

Fix polarity of EN_POL

Merge pull request #1315 from mmicko/fix_dependencies

Fix test_pmgen deps

Add CLKPOL == 0

Reject if not minlen from inside pattern matcher

Get wire via SigBit

Respect \keep on cells or wires

Merge branch 'eddie/fix_mem2reg' into eddie/xilinx_srl

mem2reg to preserve user attributes and src

Add init support

Fix spacing

Initial progress on xilinx_srl

Fix test_pmgen deps

Merge pull request #1314 from YosysHQ/eddie/fix_techmap

techmap -max_iter to apply to each module individually

Missing newline

Fix copy-paste typo

Grammar

Add test

techmap -max_iter to apply to each module individually

Merge pull request #1209 from YosysHQ/eddie/synth_xilinx

[WIP] synth xilinx renaming, as per #1184

Merge pull request #1304 from YosysHQ/eddie/abc9_refactor

Refactor abc9 to use port attributes, not module attributes

Merge remote-tracking branch 'origin/master' into eddie/synth_xilinx

Merge pull request #1298 from YosysHQ/clifford/pmgen

Improvements in pmgen

Merge branch 'master' into clifford/pmgen

Add test case for real parameters

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1308 from jakobwenzel/real_params

Handle real values when deriving ast modules

Merge pull request #1309 from whitequark/proc_clean-fix-1268

proc_clean: fix order of switch insertion

Fix typo

Fix typo

ID({A,B,Y}) -> ID::{A,B,Y} for opt_share.cc

Clarify with 'only'

Update doc

Unify abc_carry_{in,out} into abc_carry and use port dir, as @mithro

proc_clean: fix order of switch insertion.

Fixes #1268.

handle real values when deriving ast modules

Merge pull request #1306 from mmicko/gitignore_fix

Ignore all generated headers for pmgen pass

Add *.sv to tests/simple_abc9/.gitignore

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'master' of github.com:YosysHQ/yosys into clifford/pmgen

Merge pull request #1305 from YosysHQ/clifford/testfast

Speed up "make test" and related cleanups

Merge remote-tracking branch 'origin/master' into clifford/testfast

Removal of more `stat` calls from tests

Merge remote-tracking branch 'upstream/master' into anlogic_fixes

Ignore all generated headers for pmgen pass

Merge pull request #1290 from YosysHQ/eddie/pr1266_again

Wrap SB_LUT+SB_CARRY into $__ICE40_CARRY_WRAPPER (retry)

Merge branch 'master' into eddie/pr1266_again

Merge pull request #1283 from YosysHQ/clifford/fix1255

Fix various NDEBUG compiler warnings

Merge pull request #1303 from YosysHQ/bogdanvuk/opt_share

Implement opt_share from @bogdanvuk

Merge pull request #1300 from YosysHQ/eddie/cleanup2

Use ID::{A,B,Y,keep,blackbox,whitebox} instead of ID()

Fix erroneous ifndef-NDEBUG in verific.cc

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Speed up "make test" and related cleanups

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add test for pmtest_test "reduce" demo pattern

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Refactor pmgen rollback mechanism

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improvements in "test_pmgen -generate"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add pmgen "fallthrough" statement

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Use ID()

Add doc for abc_* attributes

Update abc_* attr in ecp5 and ice40

Compute abc_scc_break and move CI/CO outside of each abc9