Call shregmap -tech xilinx_static

Revert "Move ff_map back after ABC for shregmap"

This reverts commit 9b9bd4e19f3da363eb3c90ef27ace282716d2e06.

Add -tech xilinx_static

Refactor to ShregmapTechXilinx7Static

shregmap -tech xilinx_dynamic to work -params and -enpol

Merge remote-tracking branch 'origin/master' into xc7mux

Merge remote-tracking branch 'origin/clifford/fix1065' into xc7mux

Merge pull request #1066 from YosysHQ/clifford/fix1056

Remove yosys_banner() from python wrapper init

Major rewrite of wire selection in setundef -init

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Indent fix

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #999 from jakobwenzel/setundefInitFix

initialize more registers in setundef -init

Fix typo in fmcombine log message, fixes #1063

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Suppress driver-driver conflict warning for unknown cell types, fixes #1065

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Remove yosys_banner() from python wrapper init, fixes #1056

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Rename shregmap -tech xilinx -> xilinx_dynamic

Add log_assert to ensure no loops

Only toposort builtin and abc types

Add space between -D and _ABC

Add (* abc_flop_q *) to brams_bb.v

Fix name clash

Add mux_map.v for wide mux

Merge pull request #1062 from tux3/patch-1

README.md: Missing formatting for <tag>

README.md: Missing formatting for <tag>

Move ff_map back after ABC for shregmap

Respect -nocarry

Fix pmux2shiftx logic

Merge mistake

Merge remote-tracking branch 'origin/master' into xc7mux

Merge pull request #1061 from YosysHQ/eddie/techmap_and_arith_map

Execute techmap and arith_map simultaneously

Typo

Remove extra newline

IS_C_INVERTED

Execute techmap and arith_map simultaneously

Fix `ifndef

Make SB_LUT4 a whitebox, SB_DFF a blackbox (for now)

Assert that box_unique_id is indeed unique

Remove dupe

Skip internal modules when generating box_unique_id

When creating new holes cell, inherit parameters too

Ooopsie

Consistent with xilinx

Only support Symbiotic EDA flavored Verific

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add flops as blackboxes

Add FD*E_1 -> FD*E techmap rules

Techmap flops before ABC again

parse_xaiger to cope with flops

ABC9 to understand flops

Merge branch 'xaig' into xc7mux

Throw out unused code inherited from abc

Fix "tee" handling of log_streams

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix issue where keep signal became PI, but also box was adding CI driver

read_xaiger() to name box signals

Fix spelling

Remove whitebox attribute from DRAMs for now

Do not re-sort box_module ports

Remove whitespace

Revert "Re-enable &dc2"

This reverts commit 8c58c728a79954603289abf3520139da0a9bbb26.

Do not double count LUT1s

Carry in/out to be the last input/output for chains to be preserved

Enable Verific flag veri_elaborate_top_level_modules_having_interface_ports, fixes #1055

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1057 from mmicko/fix_478

Aded one more load of .conf to support change of prefix

Re-enable &dc2

Reduce -W to 160

Some more realistic delays...

Erase all boxes before stitching

Call &if with -W 250

Bump ABC

Rename to #23

Add abc_test024

Fix abc_test024

Add some debug to abc9

Aded one more load of .conf to support change of prefix

Add abc9_test022

Fix for abc9_test022

Small improvement

Merge pull request #1049 from YosysHQ/clifford/fix1047

 Do not use shiftmul peepopt pattern when mul result is truncated

From master

From master

Typo

Update from master

Update README.md from master

Merge remote-tracking branch 'origin/master' into xc7mux

read_aiger to only clean own design

Misspell

Merge pull request #1050 from YosysHQ/clifford/wandwor

Refactored wand/wor support

Do not use shiftmul peepopt pattern when mul result is truncated, fixes #1047

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1048 from mmicko/fix_enable_pyosys

Moved pyosys block in Makefile

Refactor hierarchy wand/wor handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add actual wandwor test that is part of "make test"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'wandwor' of https://github.com/thasti/yosys into clifford/wandwor

Remove info line in 2nd load of conf file

Moved pyosys block in Makefile

Merge pull request #1045 from mmicko/afl-gcc-target

afl-fuzzer compile config

If driver not found, use LUT2

Parse "a" extension and boxes from map file

Map file to include boxes not CI/CO

Make MUXF{7,8} and CARRY4 whitebox

Re-enable lib_whitebox

Disconnect all ABC boxes too

Remove unused function