Stop topological sort at abc_flop_q

Mark seq output ports with "abc_flop_q" attr

Also update Makefile.inc

synth_ice40 to use renamed files

Rename to abc.*

Revert "Try using an ICE40_CARRY_LUT primitive to avoid ABC issues"

This reverts commit a7632ab3326c5247b8152a53808413b259c13253.

Try using an ICE40_CARRY_LUT primitive to avoid ABC issues

Remove init* from xaiger, also topo-sort cells for box flow

Merge remote-tracking branch 'origin/master' into xaig

Ignore a/i/o/h XAIGER extensions

Fix spacing

Update to ABC d1b6413

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Optimise

Add SB_LUT4 to box library

Add ice40 box files

abc9 to output some more info

CIs before PIs; also sort each cell's connections before iterating

Merge remote-tracking branch 'origin/master' into xaig

Port from xc7mux branch

Re-enable partsel.v test

abc9 to call "setundef -zero" behaving as for abc

Merge pull request #939 from YosysHQ/revert895

Revert #895 (mux-to-shiftx optimisation)

Revert #895

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #937 from YosysHQ/revert-932-eddie/fixdlatch

Revert "Recognise default entry in case even if all cases covered (fix for #931)"

Revert "Recognise default entry in case even if all cases covered (fix for #931)"

Merge pull request #936 from YosysHQ/README-fix-quotes

README: fix some incorrect quoting

README: fix some incorrect quoting.

GoWin enablement: DRAM, initial BRAM, DRAM init, DRAM sim and synth_gowin flow

Forgot backslashes

Handle __dummy_o__ and __const[01]__ in read_aiger not abc

abc to ignore __dummy_o__ and __const[01]__ when re-integrating

Output __const0__ and __const1__ CIs

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Fix inout handling for -map option

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Merge remote-tracking branch 'origin/master' into xaig

Use -map instead of -symbols for aiger

ci_bits and co_bits now a list, order is important for ABC

Also cope with duplicated CIs

WIP

Comment out

Add support for synth_xilinx -abc9 and ignore abc9 -dress opt

Cope with an output having same name as an input (i.e. CO)

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #928 from litghost/add_xc7_sim_models

Add additional cells sim models for core 7-series primitives.

Remove BUFGCTRL, BUFHCE and LUT6_2 from cells_xtra.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

Merge pull request #933 from dh73/master

Fixing issues in CycloneV cell sim

Merge pull request #932 from YosysHQ/eddie/fixdlatch

Recognise default entry in case even if all cases covered (fix for #931)

Fixing issues in CycloneV cell sim

Add default entry to testcase

Recognise default entry in case even if all cases covered (#931)

Add non-input bits driven by unrecognised cells as ci_bits

parse_aiger() to rename all $lut cells after "clean"

synth_* with -retime option now calls abc with -D 1 as well

Revert "abc -dff now implies "-D 0" otherwise retiming doesn't happen"

This reverts commit 19271bd996a79cb4be1db658fcf18227ee0a1dff.

Revert ""&nf -D 0" fails => use "-D 1" instead"

This reverts commit 3c253818cab2013dc4db55732d3e21cfa0dc3f19.

Merge remote-tracking branch 'origin/master' into eddie/fix_retime

Fix LUT6_2 definition.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

support repeat loops with constant repeat counts outside of constant functions

Add additional cells sim models for core 7-series primatives.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

Fix a few typos

More space fixing

Fix spacing

Merge branch 'master' into xaig

Merge pull request #919 from YosysHQ/multiport_transp

memory_bram: Fix multiport make_transp

memory_bram: Fix multiport make_transp

Signed-off-by: David Shah <dave@ds0.me>

Suppress error from the compiler run during libboost-python* detection

Add retime test

Fix S0 -> S1

Move techamp t:$_DFF_?N? to before abc call

Retry

"&nf -D 0" fails => use "-D 1" instead

Resolve @daveshah1 comment, update synth_xilinx help

synth_xilinx to techmap FFs after abc call, otherwise -retime fails

abc -dff now implies "-D 0" otherwise retiming doesn't happen

Add "read_ilang -lib"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Autodetect Python paths and boost python libraries for different distributions

Added missing argument checking to "mutate" command

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Missing techmap entry in help

synth_xilinx to map_cells before map_luts

Used PyImport_ImportModule instead of PyImport_Import to avoid the explicit conversion to a python string

Removed link to experimental filesystem library

Changed filesystem dependency to boost instead of experimental std library

Removed compiler flags that are clang specific

Even less options for the preprocessor

Merge pull request #913 from smunaut/fix_proc_mux

proc_mux: Fix crash when trying to optimize non-existant mux to shiftx

Preprocessing does not need all the flags

proc_mux: Fix crash when trying to optimize non-existant mux to shiftx

last_mux_cell can be NULL ...

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Global lists in rtlil.cc are now static objects

Added cross-platform support for plugin-paths

Improved Error reporting when Python passes are loaded

Added support for changing Yosys namespace

Added cell_stats example

Added dependencies to README and travis configuration

Autodetect highest installed python version

Merge pull request #912 from YosysHQ/bram_addr_en

memory_bram: Consider read enable for address expansion register

Merge pull request #910 from ucb-bar/memupdates

Refine memory support to deal with general Verilog memory definitions.

memory_bram: Consider read enable for address expansion register

Signed-off-by: David Shah <dave@ds0.me>

Make nobram false by default for gowin