Added read_blif command

Generalized blifparse API

abc/blifparse files reorganization

Verific build fixes

Added .barbuf support to abc BLIF parser

changed file() to open() in python scripts

Merge pull request #63 from wluker/verilog-backend-mem

Fixed bug in $mem cell verilog code generation.

Fixed bug in $mem cell verilog code generation.

Disabled broken $mem support in verilog backend

Merge pull request #62 from wluker/verilog-backend-mem

Added support for $mem cells in the verilog backend.

Made changes recommended by Clifford Wolf ...

Removed bit_check_equal(), used RTLIL::SigBit for individual bits, used
dict<> instead of std::map, and used RTLIL::SigSpec instead of
std::vector.

Verilog backend for $mem cells should now be able to handle different
write-enable bits and RD_TRANSPARENT parameter settings.

Added support for $mem cells in the verilog backend.

Fixed memory_unpack for initialized memories

Preserve important attributes in splitnets

Added $eq/$neq -> $logic_not/$reduce_bool optimization

ice40_opt bugfix

iCE40: SB_CARRY const fold -> unmap SB_LUT

Added simplemap $lut support

Added iCE40 const folding support for SB_CARRY

Initialization support for all iCE40 bram modes

initialized iCE40 brams (mode 0)

improved iCE40 SB_RAM40_4K simulation model

Updated ABC to hg rev 779de2de1481

More iCE40 bram improvements

Improved attributes API and handling of "src" attributes

iCE40 bram progress

iCE40 bram tests and fixes

Added ice40 bram support

Fixed memory_share for unconditional write with part select to memory

iCE40: Added SB_RAM40_4K{,NR,NW,NRNW}* models

Verilog front-end: define `BLACKBOX in -lib mode

added sync reset to ice40 test_ffs.sh

Added ice40 test_arith

Added ice40 SB_CARRY support

don't consider blackbox modules in "sat" command

Improved handling of init values in opt_rmdff

based on a patch by Mingyu Gao, user gaomy3832 on github

Bugfix for $_DFF_?_ in "dff2dffe -direct-match"

Added mapping of synchronous set/reset to iCE40 flow

Improved "maccmap" help message

A "#" does start a comment, not a label.

Changed ice40 ICESTORM_CARRYCONST port name

Fixed "dff2dffe -direct-match"

Added simple ice40 dff tests

improved ice40 dff cell mapping

Added "dff2dffe -direct-match"

use "hierarchy -auto-top" in synth_ice40

more cells in ice40 cell library

Added "splice -wires"

Added handling of bool-output cells to "wreduce"

Improved xilinx "bram1" test

Added memory_bram "make_outreg" feature

Added back-end auto-detect for .edif and .json

Minor fixes in handling of "init" attribute

Xilinx DRAMS: RAM64X1D, RAM128X1D

Fixed const2big performance bug

techmap code cleanup

Towards DRAM support in Xilinx flow

Added support for "file names with blanks"

Removed "techmap -share_map" (use "-map +/filename" instead)

Added %M and %C select operators

Added "pmuxtree" command

Added "chparam -list"

Added decoder generation to "muxcover"

Added hashlib support for std::tuple<>

Added "muxcover" command

Added pool<K>::pop()

typo fix

Added "chparam" command

Added support for initialized xilinx brams

Added support for initialized brams

Added Xilinx test case for initialized brams

Added Xilinx bram black-box modules

Added "port_directions" to write_json output

Avoid parameter values with size 0 ($mem cells)

make all vector-size related integer params in $mem sim model signed

this fixes iverilog crashes such as the following:
warning: verinum::as_long() truncated 32 bits to 31, returns 2147483647
draw_net_input.c:711: Error: malloc() ran out of memory.

Added $_MUX4_, $_MUX8_, and $_MUX16_ cell types

Added "dffinit", Support for initialized Xilinx DFF

Added "init" attribute support to verilog backend

appnote 012 fix

Appnote 012

Updated ABC to 51705b168d7a

Merge pull request #55 from ahmedirfan1983/master

added appnote and impr in btor

Update README

corrected url

Delete btor.ys

.ys script not needed

Update README

pmux cell is implemented

separated memory next from write cell

Merge branch 'master' of https://github.com/cliffordwolf/yosys

Merge branch 'btor' of https://github.com/ahmedirfan1983/yosys into btor

appnote for verilog to btor

documentation improvements

Ignore celldefine directive in verilog front-end

Fixes in cmos_cells.v

Fixed detection of absolute paths in ABC for win32

Added blif reference to appnote 010

Merge branch 'master' of github.com:cliffordwolf/yosys

fix for python 2.6.6

Fixed handling of quotes in liberty parser

Added hierarchy -auto-top

Added Verilog backend $dffsr support