synth_gatemate: Apply review remarks

* remove unused techmap models in `map_regs.v`
* replace RAM initilization loops with 320-bit-writes
* add script to test targets in top-level Makefile
* remove `MAXWIDTH` parameter and treat both vector widths individually in `mult_map.v`
* iterate over all modules in `gatemate_bramopt` pass

synth_gatemate: Apply review remarks

synth_gatemate: Initial implementation

Signed-off-by: Patrick Urban <patrick.urban@web.de>

Bump version

show: Fix wire bit indexing.

Fixes #3078.

update abc

Update abc

Bump version

Merge pull request #3075 from YosysHQ/micko/verific_mem_size

No need to allocate more memory than used

Merge pull request #3077 from YosysHQ/claire/genlib

Add genlib support to ABC command

Spelling fix in abc.cc

Add genlib support to ABC command

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

iopadmap: Fix ebmarassing typo

No need to alocate more memory than used

Bump version

genrtlil: Fix displaying debug info in packages

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

iopadmap: Add native support for negative-polarity output enable.

Bump version

Update CODEOWNERS

Limit macOS GH actions

Bump version

synth_gowin: move splitnets to after iopadmap (#2435)

manual: fix pdflatex inputenc undefined char error

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Remove noalu from synth_gowin json output as Apicula now supports it

Bump version

gowin: widelut support (#3042)

Bump version

Next dev cycle

Release version 0.11

Must use latest flex to generate c++17 compatible code

Make it work on all

Correct way of setting maybe_unsused on labels

Add missing changelog item

Update command reference

Merge pull request #3067 from YosysHQ/aki/ci_update

Update the Linux and macOS CI jobs

Removed semicolon from macro

Bump version

flatten: Keep sigmap around between flatten_cell invocations.

Fixes #3064.

Bump version

Merge pull request #3068 from YosysHQ/claire/verific_cfg

Add "verific -cfg" command

Add "verific -cfg" command

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

ci: removed the old `test.yml` workflow, as it was replaced by `test-linux.yml` and `test-macos.yml`

ci: expanded the macOS tests suite to cover more compilers and C++ versions

ci: expanded the Linux test suite to cover more compilers and C++ versions

Changed the Makefile to have an explicit `CXXSTD` parameter which allows for the setting of other C++ standards, the default is `c++11`

Merge pull request #3066 from YosysHQ/claire/verific_gclk

Fix verific gclk handling for async-load FFs

Fix verific gclk handling for async-load FFs

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

Add missing items in CHANGELOG

Update command reference part of manual

Bump version

Merge pull request #3063 from YosysHQ/micko/verific_aldff

Enable async load dff emit by default in Verific

ecp5: Add support for mapping aldff.

Enable async load dff emit by default in Verific

Revert "Compile option for enabling async load verific support"

This reverts commit b8624ad2aef941776f5b4a08f66f8d43e70f8467.

proc_dff: Emit $aldff.

dfflegalize: Add tests for aldff lowering.

dfflegalize: Add tests targetting aldff.

dfflegalize: Refactor, add aldff support.

Bump version

verilog: use derived module info to elaborate cell connections

- Attempt to lookup a derived module if it potentially contains a port
  connection with elaboration ambiguities
- Mark the cell if module has not yet been derived
- This can be extended to implement automatic hierarchical port
  connections in a future change

Split out logic for reprocessing an AstModule

This will enable other features to use same core logic for replacing an
existing AstModule with a newly elaborated version.

Bump version

Compile option for enabling async load verific support

Bump version

Change implicit conversions from bool to Sig* to explicit.

Also fixes some completely broken code in extract_reduce.

Merge pull request #3057 from YosysHQ/claire/verific_latches

Initial Verific impoter support for {PRIM,WIDE_OPER}_DLATCH{,RS}

Fix verific.cc PRIM_DLATCH handling

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Initial Verific impoter support for {PRIM,WIDE_OPER}_DLATCH{,RS}

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

extract_reduce: Refactor and fix input signal construction.

Fixes #3047.

Bump version

If verific have vhdl lib it is required by other libs

Forgot to remove from main list

Option to disable verific VHDL support

Bump version

Fixed Verific parser error in ice40 cell library

non-net output port 'Q' cannot be initialized at declaration in SystemVerilog mode

Merge pull request #3045 from galibert/master

CycloneV: Add (passthrough) support for cyclonev_hps_interface_mpu_general_purpose

Fixes in vcdcd.pl for newer Perl versions

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

dfflegalize: remove redundant check for initialized dlatch

This if condition is repeated verbatim, and I can't imagine a legitimate
way the inputs could change in between. I imagine it's a copy/paste
mistake.

CycloneV: Add (passthrough) support for cyclonev_oscillator

CycloneV: Add (passthrough) support for cyclonev_hps_interface_mpu_general_purpose

Bump version

Merge pull request #3044 from YosysHQ/micko/verific_bufif1

Support PRIM_BUFIF1 primitive, fixes #2981

Support PRIM_BUFIF1 primitive

Bump version

Merge pull request #3039 from YosysHQ/claire/verific_aldff

Add support for $aldff flip-flops to verific importer

Add Verific adffe/dffsre/aldffe FIXMEs

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Merge pull request #3040 from YosysHQ/micko/split_module_ports

Split module ports, 20 per line

Merge pull request #3041 from YosysHQ/mmicko/module_attr

Import module attributes from Verific

Import module attributes from Verific

Split module ports, 20 per line

Bump version

Fixes and add comments for open FIXME items

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Add support for $aldff flip-flops to verific importer

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Fix a regression from #3035.

Bump version

FfData: some refactoring.

- FfData now keeps track of the module and underlying cell, if any (so
  calling emit on FfData created from a cell will replace the existing cell)
- FfData implementation is split off to its own .cc file for faster
  compilation
- the "flip FF data sense by inserting inverters in front and after"
  functionality that zinit uses is moved onto FfData class and beefed up
  to have dffsr support, to support more use cases

Bump version