README updates

move attributes to wires

minor review fixes

review fixes

Add clock buffer insertion pass, improve iopadmap.

A few new attributes are defined for use in cell libraries:

- iopad_external_pin: marks PAD cell's external-facing pin.  Pad
  insertion will be skipped for ports that are already connected
  to such a pin.
- clkbuf_sink: marks an input pin as a clock pin, requesting clock
  buffer insertion.
- clkbuf_driver: marks an output pin as a clock buffer output pin.
  Clock buffer insertion will be skipped for nets that are already
  driven by such a pin.

All three are module attributes that should be set to a comma-separeted
list of pin names.

Clock buffer insertion itself works as follows:

1. All cell ports, starting from bottom up, can be marked as clock sinks
   (requesting clock buffer insertion) or as clock buffer outputs.
2. If a wire in a given module is driven by a cell port that is a clock
   buffer output, it is in turn also considered a clock buffer output.
3. If an input port in a non-top module is connected to a clock sink in a
   contained cell, it is also in turn considered a clock sink.
4. If a wire in a module is driven by a non-clock-buffer cell, and is
   also connected to a clock sink port in a contained cell, a clock
   buffer is inserted in this module.
5. For the top module, a clock buffer is also inserted on input ports
   connected to clock sinks, optionally with a special kind of input
   PAD (such as IBUFG for Xilinx).
6. Clock buffer insertion on a given wire is skipped if the clkbuf_inhibit
   attribute is set on it.

Merge pull request #1152 from 1138-4EB/feat-docker

Dockerfile

Merge pull request #1277 from YosysHQ/eddie/fix_1262

opt_expr -fine to now trim LSBs of $alu cells too

Merge remote-tracking branch 'origin/master' into eddie/fix_1262

Merge pull request #1280 from YosysHQ/revert-1266-eddie/ice40_full_adder

Revert "Wrap SB_LUT+SB_CARRY into $__ICE40_CARRY_WRAPPER"

Wrong way around

Revert "Wrap SB_LUT+SB_CARRY into $__ICE40_CARRY_WRAPPER"

cover_list -> cover as per @cliffordwolf

Merge pull request #1258 from YosysHQ/eddie/cleanup

Cleanup a few barnacles across codebase

Merge pull request #1261 from YosysHQ/clifford/verific_init

Automatically prune init attributes in verific front-end

Merge pull request #1263 from ucb-bar/firrtl_err_on_unsupported_cell

FIRRTL error on unsupported cell

Merge pull request #1270 from YosysHQ/eddie/alu_lcu_doc

Add a few comments to document $alu and $lcu

Merge pull request #1272 from mmicko/travis_fix

Propagate parameters for Travis build

Merge pull request #1274 from YosysHQ/eddie/fix_1271

Add __STDC_FORMAT_MACROS before <inttypes.h> as per @mithro

Merge pull request #1276 from YosysHQ/clifford/fix1273

Disable NMUX, AOI3, OAI3, AOI4, OAI4 in ABC default gate lib

Grammar

Reformat so it shows up/looks nice when "help $alu" and "help $alu+"

Separate $alu handling

Add $alu tests

opt_expr -fine to trim LSBs of $alu too

Add alumacc versions of opt_expr tests

Add new $alu test, remove wreduce

Disable NMUX, AOI3, OAI3, AOI4, OAI4 in ABC default gate lib, add "abc -g all", fixes #1273

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Cleanup some more

Merge pull request #1267 from whitequark/proc_prune-fix-1243

proc_prune: fix handling of exactly identical assigns

Simplify opt_expr tests using equiv_opt

A bit more on where $lcu comes from

Add more comments

Add __STDC_FORMAT_MACROS before <inttypes.h> as per @mithro

ABC requires it like this

Propagate parameters for Travis build

Add a few comments to document $alu and $lcu

Merge pull request #1264 from YosysHQ/eddie/fix_1254

opt_lut to ignore LUT cells, or those that drive bits, with (* keep *)

Merge pull request #1266 from YosysHQ/eddie/ice40_full_adder

Wrap SB_LUT+SB_CARRY into $__ICE40_CARRY_WRAPPER

proc_prune: fix handling of exactly identical assigns.

Before this commit, in a process like:
   process $proc$bug.v:8$3
     assign $foo \bar
     switch \sel
       case 1'1
         assign $foo 1'1
         assign $foo 1'1
       case
         assign $foo 1'0
     end
   end
both of the "assign $foo 1'1" would incorrectly be removed.

Fixes #1243.

Remove dump call

Move tests/various/opt* into tests/opt/

Remove ice40_unlut call, simply do equiv_opt on synth_ice40

Add testcase from removed opt_ff.{v,ys}

Remove tests/opt/opt_ff.{v,ys} as they don't seem to do anything but run

Allow whitebox modules to be overwritten

Update CHANGELOG

Add ice40_wrapcarry pass, rename $__ICE40_FULL_ADDER -> CARRY_WRAPPER

Add test

Remove ice40_unlut

Wrap SB_CARRY+SB_LUT into $__ICE40_FULL_ADDER

opt_lut to ignore LUT cells, or those that drive bits, with (* keep *)

Merge pull request #1248 from YosysHQ/eddie/abc9_speedup

abc9: speedup by using using "clean" more efficiently

substr() -> compare()

RTLIL::S{0,1} -> State::S{0,1} for headers

RTLIL::S{0,1} -> State::S{0,1}

Merge remote-tracking branch 'origin/master' into eddie/cleanup

Remove std:: namespace

'make clean' to not remove anything abc

stoi -> atoi

dockerfile: use 'python:3-slim-buster' base image

dockerfile: use PREFIX instead of cp

Merge branch 'master' into firrtl_err_on_unsupported_cell

# Conflicts:
# backends/firrtl/firrtl.cc

Add comment

Revert "Add TODO"

This reverts commit 6068a6bf0d91e3ab9a5eaa33894a816f1560f99a.

Add TODO

Compute box_lookup just once

Run "clean" on mapped_mod in its own design

Run "clean -purge" on holes_module in its own design

Merge pull request #1260 from YosysHQ/dave/ecp5_cell_fixes

ecp5: Make cells_sim.v consistent with nextpnr

Automatically prune init attributes in verific front-end, fixes #1237

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ecp5: Make cells_sim.v consistent with nextpnr

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1213 from YosysHQ/eddie/wreduce_add

wreduce/opt_expr: improve width reduction for $add and $sub cells

Merge pull request #1240 from ucb-bar/firrtl-properties+pow+xnor

 Support explicit FIRRTL properties for better accommodation of FIRRTL/Verilog semantic differences.

Merge pull request #1249 from mmicko/anlogic_fix

anlogic : Fix alu mapping

Merge pull request #1252 from YosysHQ/clifford/fix1231

Fix handling of functions/tasks without top-level begin-end block

Merge pull request #1253 from YosysHQ/clifford/check

Be less aggressive with running design->check()

Merge pull request #1257 from YosysHQ/clifford/cellcosts

Redesign of cell cost API

Update CHANGELOG

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1241 from YosysHQ/clifford/jsonfix

Improved JSON attr/param encoding

Tweak default gate costs, cleanup "stat -tech cmos"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

dockerfile: add ARG IMAGE, use three stages

dockerfile: reduce number of COPY layers

dockerfile: DEBIAN_FRONTEND should not be permanent

IdString::str().substr() -> IdString::substr()

Fix typos

Fix spacing

Use std::stoi instead of atoi(<str>.c_str())

Use IdString::begins_with()

RTLIL::S{0,1} -> State::S{0,1}

Use State::S{0,1}

Make liberal use of IdString.in()

Redesign of cell cost API

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Cleanup opt_expr.cc

Add signed opt_expr tests

Add signed test

Move LSB-trimming functionality from wreduce to opt_expr

Add SigSpec::extract_end() convenience function

Restore original SigSpec::extract()

Move LSB tests from wreduce to opt_expr

Merge remote-tracking branch 'origin/master' into eddie/wreduce_add