build/sim/verilator: compile sim just before running and not when building.

Merge pull request #144 from mithro/nextpnr-migen-update

Integrate latest migen changes for lattice/icestorm.

Integrate latest migen changes for lattice/icestorm.

Integrated up to 37db6bb52532b6d1c6bc8b724c2e8c6a38546c2a.

build/sim: handle verilog $finish and if coverage is enabled, write report at the end of the simulation.

platforms/kcu105: change internal vref to 0.84v (recommended value for ddr4)

bios/sdram: only show read delays when they are valid.

bios/sdram: reduce write leveling scan range

soc/cores/clock: remove return on S7PLL.create_clkout

platforms/kcu105: set internal vref on ddr4 banks

update Ultrascale DDRPHY

Merge pull request #141 from mithro/xst-fix

Fix `-vlgincdir` for xst.

Fix `-vlgincdir` for xst.

The command line is of the form;
```
-vlgincdir {"path1" "path2"}
```

Fixes the following error;
```
WARNING:Xst:3164 - Option "-vlgincdir" found multiple times in the command line. Only the first occurence is considered.
```

bios/sdram: reduce scans verbosity on ultrascale

bios/sdram: use ddrphy_half_sys8x_taps_read() for KUSDDRPHY

Merge pull request #138 from mithro/mainram-hack

Hack to fix #136.

Hack to fix #136.

Merge pull request #135 from mithro/icestorm-ice40up5k

Add uwg30 package and up3k part.

Add uwg30 package and up3k part.

soc/cores/cpu/vexriscv: add add_debug method for debug variants

soc/cores/cpu/vexriscv: add support for the new variants.

soc/cores/cpu/vexriscv: update submodule

soc/cores/cpu/lm32: add submodule/rtl to include path (needed for lm32_include.v)

build/sim/verilator: add support for plaform.sources, some cleanup

build/microsemi/libero_soc: fix typos

gen/sim/core: add args support on Display

gen/fhdl: add simulation Display, Finish support.

In some simulation cases, it's easier to add debug traces directly in the code
than in the verilog/Migen testbench. This adds support for verilog $display in
Migen code.

Being able to terminate a simulation from the code is also useful, this also
add support for verilog $finish.

build/sim: add coverage parameter to enable code coverage

soc/interconnect/stream: add support for buffered async fifo

gen: integrate migen changes

soc/interconnect/stream/gearbox: remove bit reversing by changing words order

Merge branch 'master' of github.com/enjoy-digital/litex

build/xilinx/vivado: disable xpm by default (can be enabled by passing enable_xpm=True to build).

Old version of Vivado don't have XPM support and enable it break the build.
Enabling XPM is only useful in some cases, we can do it manually.

Merge pull request #130 from jfng/master

litex_sim: add --trace argument

targets/ulx3s, versa_ecp5: use ECP5PLL

litex_sim: add --trace argument

cores/clock: test and fix ECP5PLL, phase still not implemented.

boards/platforms/ulx3s: add gpios 0-3

bios/sdram: flush l2 cache only when present

bios: allow testing main_ram at init when using an external controller

build/microsemi/libero_soc: small cleanup

Merge pull request #128 from mithro/small-fix

Two small fixes

stream.Endpoint: Pass extra arguments to superclass.

wishbone.SRAM: Support non-32bit wishbone widths.

cores/clock: add ECP5PLL

soc/interconnect/stream/gearbox: inverse bit order

soc/cores/spi_flash: add missing endianness parameter

platforms/avalanche: add IOStandard on ddram pins

build/microsemi/libero_soc: associate timings constraints with synthesis/place&route/timing verification

build/microsemi/libero_soc: add additional_timing_constraints

build/microsemi/libero_soc: use die/package/speed from platform.device and add tcl_name helper

platforms/avalanche: add package/speed to platform.device

build/microsemi/libero_soc: remove previous impl directory if exists

build/microsemi/libero_soc: give better names to pdc files: io/fp

build/microsemi/libero_soc: add additional_constraints

platforms/avalanche: fix ddram dq7

build/microsemi/libero_soc: add {} around port name.

utils/litex_read_verilog: fix generated indent on instance

soc/integration/soc_core: add csr_map_update function

Merge pull request #127 from cr1901/picorv32-data

libbase/crt0-picorv32: Add support for .data sections.

libbase/crt0-picorv32: Add support for .data sections.

build/sim/verilator: add trace parameter to enable tracer

soc_core: convert cpu_type="None" string to None

build/microsemi/libero_soc: only associate timings constraint to timing check (otherwise we loose io constraints...), use default settings for place & route

build/microsemi/common: add async reset synchronizer (using DFN1P0)

build/microsemi/libero_soc: pass timing constraints to synthesis, place & route and timing verification tools

build/microsemi/libero_soc: add timing constraints support

boards/platforms/avalanche: fix swapped serial pins

boards/platforms/avalanche: rename rst to rst_n (active low reset)

build/microsemi/libero_soc: associate .pdc to place and route tool.

For constraint to be applied, we also to associate them with the tool that will use it.

test/test_targets: update

soc/interconnect/stream: add Gearbox

test: remove test_bitslip (integrated in migen)

utils: add litex_read_verilog utility

generate Migen's modules from verilog files

create utils directory and move the litex utils to it

build/microsemi/libero_soc: able to generate design script (tcl) and design constraint (pdc) for libero soc / avalanche board.

build: add microsemi template for polarfire fpgas support

Merge pull request #126 from mithro/toolchain-fix

lattice/icestorm: Add toolchain_path so it doesn't end up kwargs.

lattice/icestorm: Add toolchain_path so it doesn't end up kwargs.

Fixes the following error;
```
make[1]: Leaving directory `/home/travis/build/mithro/litex-buildenv/build/ice40_hx8k_b_evn_base_lm32.lite/software/stub'
Traceback (most recent call last):
  File "./make.py", line 164, in <module>
    main()
  File "./make.py", line 148, in main
    vns = builder.build(**dict(args.build_option))
  File "/home/travis/build/mithro/litex-buildenv/third_party/litex/litex/soc/integration/builder.py", line 171, in build
    toolchain_path=toolchain_path, **kwargs)
  File "/home/travis/build/mithro/litex-buildenv/third_party/litex/litex/soc/integration/soc_core.py", line 389, in build
    return self.platform.build(self, *args, **kwargs)
  File "/home/travis/build/mithro/litex-buildenv/third_party/litex/litex/build/lattice/platform.py", line 29, in build
    return self.toolchain.build(self, *args, **kwargs)
  File "/home/travis/build/mithro/litex-buildenv/third_party/litex/litex/build/lattice/icestorm.py", line 139, in build
    v_output = platform.get_verilog(fragment, name=build_name, **kwargs)
  File "/home/travis/build/mithro/litex-buildenv/third_party/litex/litex/build/lattice/platform.py", line 26, in get_verilog
    **kwargs)
  File "/home/travis/build/mithro/litex-buildenv/third_party/litex/litex/build/generic_platform.py", line 368, in get_verilog
    create_clock_domains=False, **kwargs)
TypeError: convert() got an unexpected keyword argument 'toolchain_path'
```

soc_core: check for cpu before checking interrupt

cores/clock/S7: just reset the generated clock, not the PLL/MMCM

bios/main: fix typo on mor1kx

cpu/mor1kx: use clang only for linux variant

xilinx/vivado: fix migen merge

platforms: remove versaecp55g_sdram

build/xilinx/vivado: merge migen change

build: use default toolchain_path on all backend when passed value is None

generic_platform: use set for sources

build: merge more migen changes

platforms/versa_ecp5: import migen changes

targets/ulx3s,versa_ecp5: prjtrellis toolchain renamed to trellis

build/lattice: import changes from migen

targets/versa_ecp5: increase sys_clk_freq to 50MHz

targets: add versa_ecp5 with sdram (ecp5 soc hat) at 25MHz/no pll

targets/ulx3s: for now revert to 25MHz clock/no pll

platforms/versa_ecp5: add ecp5 soc hat ios

Merge branch 'master' of github.com/enjoy-digital/litex

Merge pull request #125 from daveshah1/trellis_sdram

ecp5 soc hat wip

plarforms: rename versa/versaecp55g to versa_ecp3/versa_ecp5

targets/ulx3s: get memtest working by disabling sdram refresh

Will need to be fixed...

soc/integration/soc_sdram: allow using axi interface with litedram