Do not simplemap for variable test

Add xilinx_srl test

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Merge pull request #1332 from YosysHQ/dave/ecp5gsr

ecp5: Add GSR and SGSR support

Merge pull request #1335 from YosysHQ/clifford/paramap

Add "paramap" pass

Fix typo

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "paramap" pass

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1325 from YosysHQ/eddie/sat_init

In sat: 'x' in init attr should be ignored

xilinx: Add SRLC16E primitive.

Fixes #1331.

Merge pull request #1292 from YosysHQ/mwk/xilinx_bufgmap

Add clock buffer insertion pass, improve iopadmap.

Ignore all 1'bx in (* init *)

Revert to using clean

improve clkbuf_inhibit propagation upwards through hierarchy

ecp5: Add GSR support

Signed-off-by: David Shah <dave@ds0.me>

Add "make bumpversion"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Missing close bracket

Revert "In sat: 'x' in init attr should not override constant"

This reverts commit 2b37a093e95036b267481b2dae2046278eef4040.

Remove leftover header

Improve xilinx_srl.fixed generate, add .variable generate

Account for maxsubcnt overflowing

Add xilinx_srl_pm.variable to test_pmgen

Populate generate for xilinx_srl.fixed pattern

Add xilinx_srl_fixed, fix typos

Merge branch 'master' into eddie/xilinx_srl

Improve tests to check that clkbuf is connected to expected

Merge branch 'master' into mwk/xilinx_bufgmap

Remove dupe in CHANGELOG, missing end quote

Merge tag 'yosys-0.9'

Yosys 0.9

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1112 from acw1251/pyosys_sigsig_issue

Fixed pyosys commands returning RTLIL::SigSig

Wire with init on FF part, 1'bx on non-FF part

Merge pull request #1327 from YosysHQ/clifford/pmgen

Add pmgen slices and choices

Create new $__XILINX_SHREG_ cell for variable length too

Do not allow Q of last cell of variable length SRL to be (* keep *)

Also add first.Q to chain_bits since variable length

Do not enforce !EN_POLARITY on $dffe

Create new cell for fixed length SRL

Cleanup FDRE matching

Add undocumented feature

Oops don't need a finally block

Keep track of bits in variable length chain, to check for taps

Don't forget $dff has no EN

Same for variable length

Filter on en_port for fixed length

Check clock is consistent

Fix last_cell.D

Revert "Add a unique argument to pmgen's nusers()"

This reverts commit 1d88887cfdbeedff7dce9024d8fb4ceb014cb2ef.

Revert "Fix polarity"

This reverts commit 9cd23cf0feda3e12ceda1f8fa5d28d2b38f2314d.

Fix polarity

Check for non unique nusers/fanouts

Add a unique argument to pmgen's nusers()

Update doc

Remove (* init *) entry when consumed into SRL

indo -> into

indo -> into

Forgot to slice

Cope with possibility that D could connect to Q on same cell

Revert earliest to gcc-4.8, compile iverilog with default compiler

Revert "Bump to gcc-5 as `__warn_memset_zero_len' symbol not in 16.04!?!"

This reverts commit c82b2fa31f8965be2680c87af6cd9ac5d26ead4d.

Remove .0 from clang-8.0

Bump to gcc-5 as `__warn_memset_zero_len' symbol not in 16.04!?!

bionic -> xenial as its on whitelist

Bump gcc from 4.8 to 4.9 as undefined reference

... to `__warn_memset_zero_len'.
Also remove gcc-6, bump gcc-7 to gcc-9, clang from 5.0 to 8.0

Mention shregmap -tech xilinx is superseded

xilinx_srl now copes with word-level flops $dff{,e}

xilinx_srl to use 'slice' features of pmgen for word level

Merge remote-tracking branch 'origin/clifford/pmgen' into eddie/xilinx_srl

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Merge branch 'master' into mwk/xilinx_bufgmap

Forgot one

Merge branch 'master' into mwk/xilinx_bufgmap

Put abc_* attributes above port

Check clkbuf_inhibit=1 is ignored for custom selection

clkbufmap to only check clkbuf_inhibit if no selection given

Add simple clkbufmap tests

tests/techmap/run-test.sh to cope with *.ys

Mention clkbuf_inhibit can be overridden

Review comment from @cliffordwolf

Merge remote-tracking branch 'origin/master' into mwk/xilinx_bufgmap

Make macOS depenency clear

Merge pull request #1326 from mmicko/doc-update

Make macOS dependency clear

Blocking assignment

Fix port hanlding in pmgen

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add pmgen slices and choices

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Make macOS depenency clear

Do not propagate mem2reg attribute through to result

In sat: 'x' in init attr should not override constant

In sat: 'x' in init attr should not override constant

Remove Xilinx test

Actually, there might not be any harm in updating sigmap...

Add comment as per @cliffordwolf

Add shregmap -tech xilinx test

Revert "Try way that doesn't involve creating a new wire"

This reverts commit 2f427acc9ed23c77e89386f4fbf53ac580bf0f0b.

Try way that doesn't involve creating a new wire

If d_bit already in sigbit_chain_next, create extra wire

Spelling

do not require boost if pyosys is not used

require tcl-tk in Brewfile

Merge pull request #1322 from mmicko/pyosys_osx

do not require boost if pyosys is not used

Add doc