Merge runsimsoc2.sh into runsimsoc.sh

The only difference was a different location of the ECP5 model files
and the use of python3. Make it so that both locations work, and
use python3 exclusively.

remove pyvcd dependency, it is pulled in by nmigen anyway

add features option to gramCore and PHY wishbone buses, not sure if
this is a good idea or not

fix reset to be xdr=4x in ECP5DDRPHY

connect (new) reset signal on IOPads which comes from the nmigen Pin.
this had to be done because otherwise the IOPads are unstable.
next experiment is to hook ResetSignal(dramsync) with the firmware-driven
reset, which should allow the IOpads - and DQS - to fully stabilise
(oh, and also allow retries on setting them up)

whilst IOpads and PLLs were driving from dramsync, they were *not*
driving the 4x from dramsync2x, but from sync2x instead.
which is completely wrong when trying to do asynchronous DRAM PHY
for when synchronous is done (the default right now) this requires a matching
            drs = DomainRenamer({"sync": "dramsync",
                                 "sync2x": "dramsync2x"})

Don't reset the core / peripherals on DRAM controller reset request

Put sysclk2x back under system reset control

Avoid timing violation on ECP5 PHY PAUSE signal

Revert "Avoid timing violation on ECP5 PHY PAUSE signal"

This reverts commit 11d72971fc1656daa05abfa7ff33f697eb3d629f.

Inadvertently added debug garbage in this commit.

Avoid timing violation on ECP5 PHY PAUSE signal

Wire up missing CRG / DDR3 clock control / reset signals

Swap DELAYF for DELAYG on DQ lines

Re-apply part of 180026c72f0e1d3ef365b2214288d4a543a238dd

The rank decoder inversion was incorrectly removed in
commit 03e79da11c95b3fa3a2e55a4c08af8521c4d2283

Tested to give valid memtest output over UART bridge

Backport litedram 05ed5bf59d31029d3f91c5a348cdd539a150631b

phy/ecp5ddrphy: simplify using new get_sys_phase.

Working at 50MHz system clock

Switch CRG back over to ECP5 version

Memtest pass using external UART bridge

Partially revert GIT hash 180026c72f0e1d3ef365b2214288d4a543a238dd

UART bridge now gives a valid memtest

Properly connect reset and cs signals

Starting to get (corrupt) data out of the memory...

Add initial support for external DRAM init on the Raptor Versa ECP5-85 board

initialise bitslip with a specific value rather than an incrementor

add alternative variant of runsimsoc.sh

add 1024M_ddr3_parameters.vh for MT41K64M16

add a 2nd clock, this one deliberately the
same frequency as the main one, for now

annoyingly reverting reset_n naming back to reset

tidyup on gramWishbone class, add comments

tidy up gramWishbone constructor, pass Wishbone features to bus

code-cleanup and copyright notices

fix up simulation to be more like VERSA_ECP5
* use MT4164M16 instead of MT41256M16
* add a Chip-Select line (dram_cs_n) which is currently inverted
* reduce the number of address lines in the simulated platform

remove unneeded import

use dict for lookup of DFI to pads names
add ras.reset=1

add missing reset-HI values to cas_n, cs_n, we_n and act_n

get chipselect (cs_n) name right in ECP5DDRPHY
has to have a minor workaround to adjust for DFI Interface being
named "cs_n" but nmigen-boards convention being "cs"

restore naming convention "cs_r" on DFI Interface

set name of DFI interface to ecp5phy in ECP5DDRPHY

allow DDR3 reset (rst) signal to be controlled by DFI commands,
update icarus simulation to match, and
rename dfi.Interface reset signal to reset_n

add a BitSlip module

replace the simulation Clock-Reset-Generator with one that is more general.
the icarus verilog simulation now passes where previously it did not

add CSRs to FakePHY which allows at least testing of firmware as-is
the burstdet and read-delay get read and written, do nothing, but it
is better than having to modify the dram firmware

remove continue/skip and add comment that all
control pins have to be requested "xdr:4"

add debug print statements to investigate FakePHY
add some more names on dfi.Interface instances, again to see what is
going on in gtkwave traces of SocTest nmigen simulation

add a debug verilog dump of one of the FakePHY SocTest cases
to see what is going on

add dfii submodules so they get explicit names

add name to DFI Interface (helps gtkwave traces)

fix gram unit test imports

fix ECP5DDRPHY cs declaration

gram.test.test_core_bankmachine: Reduce formal test depth

Add links to other memory controller projects

gram.core.multiplexer: Fix variable name in _Steerer

gram.test.test_core_multiplexer: Add test for _Steerer (fixing #7)

gram.core.multiplexer: Remove unnecessary array slicing

gram.core.multiplexer: Code cleaning in _Steerer

gram.core.multiplexer: Cleaner code in _Steerer

examples: Display rdly map

gram.test.test_core_bankmachine: Ensure refresh_gnt isn't asserted if there is no refresh request (fixing #7)

gram.core.bankmachine: Make condition code cleaner

gram.core.bankmachine: Add comment for address slicers

gram.core.bankmachine: Remove unused local variables in BankMachine

gram.core.bankmachine: Rename LiteDRAM -> gram in documentation

gram.test.test_core_bankmachine: Add test for _AddressSlicer (fixing #7)

gram.test.test_core_refresher: Add test for ZQCSExecuter (fixing #7)

gram.phy.ecp5ddrphy: Fix ECP5DDRPHYInit (wrong domains)

gram.phy.ecp5ddrphy: Remove internal signal for delay

gram.phy.ecp5ddrphy: Detect burstdet on rising edge, not by logic level

examples: Load stock calibration profile if calibration failed

gram.phy.ecp5ddrphy: Make non-critical signals reset-less

gram.phy.ecp5ddrphy: Revert to LiteDRAM's dqs_re

gram.core.multiplexer: Fix regression introduced in 7d8339c

examples: Make frequency a parameter

examples: Continue self-test even if calibration is unsuccessful

gram.phy.ecp5ddrphy: Remove unused stream import

gram.phy.ecp5ddrphy: Add documentation for _DQSBUFMSettingManager

gram.test: Use correct timing for simulations

gram.phy.ecp5ddrphy: Fix DQSBUFM's pause signal (fixes #51)

gram.phy.ecp5ddrphy: Code cleaning

gram.core.bankmachine: Factorize tXXDController valid signal

Fix code styling

Remove steerer_sel function

Fix test using delays for comb propagation instead of additional clock pulses

Add unit test for tXXDController

Fix AntiStarvation test

Fix exception condition

Raise ValueError if the number of DQ pads is not a multiple of 8 (fixing #48)

Raise ValueError if RefreshTimer period is unsupported (fixing #48)

Raise ValueError if anti-starvation timeout is unsupported (fixing #48)

Raise ValueError if commands array isn't of len=4 (fixing #48)

Sample data based on datavalid signal (fixes #47)

Raise exception if no native port is present (fixing #48)

Make burstdet_reg reset-less

Fix simulation to support diff pairs

Fix sel signal used in wishbone frontend

Default SEL to 1's if SEL=0 (fixes #43)

Remove unused variable in wishbone frontend test

Add additional tests for sel signal

Add more sel tests

Fix native port we signal (fixes #44)

Fix sel test

Add test for wishbone sel signal

Revert to dqs_re from LiteDRAM

Use const qualifier for gram_read/gram_write

Update setup.py (based on LUNA)