Little steps in realmath test bench

fixed signdness detection for expressions with reals

fixed typo

Progress in presentation

Do not create $dffsr cells with no-op resets in proc_dff

Added test case for AstNode::MEM2REG_FL_CMPLX_LHS

Added AstNode::MEM2REG_FL_CMPLX_LHS

Improved handling of relational op of real values

Little steps in realmath test bench

Improved ternary support for real values

Use undef (x/z vs. NaN) rules for real values from IEEE Std 1800-2012

Fixed parsing of TOK_INTEGER (implies TOK_SIGNED)

Added found_real feature to AstNode::detectSignWidth

Added more calls to "hierarchy" to README file

Removed long running tests from tests/simple/realexpr.v (replaced by tests/realmath)

Added tests/realmath to "make test"

Improved AstNode::realAsConst for large numbers

Improved realmath test bench

Improved parsing of large integer constants

Improved AstNode::asReal for large integers

improved realmath test bench

improved (fixed) conversion of real values to bit vectors

progress in realmath test bench

Fixed relational operators for const real expressions

added first draft of real math testcase generator

Progress in presentation

Added %D and %c select commands

Added support for math functions

Added realexpr.v test case

Added handling of real-valued parameters/localparams

Implemented more real arithmetic

Implemented basic real arithmetic

Added real->int convertion in ast genrtlil

Added Verilog lexer and parser support for real values

Added read_verilog -sv options, added support for bit, logic,
allways_ff, always_comb, and always_latch

Now we are in Yoys 0.3.0+ development

Tagging Yosys 0.3.0

Updated ABC to 7600ffb9340c

added tests for new verilog features

fixed cell array handling of positional arguments

Add support for cell arrays

Added support for repeat stmt in const functions

further improved const function support

made the generate..endgenrate keywords optional

improved const function support

fix functions with no block (but single statement, loop, etc.)

Added tests/simple/repwhile.v

improved ast simplify of const functions

added while and repeat support to verilog parser

Improved error message for options after front-end filename arguments

added tee cmd

Fixed log messages in memory_dff

Updated ABC to rev fa4404b395f0

Merge pull request #36 from hansiglaser/master

Various changes merged

added log_header to miter and expose pass, show cell type for exposed ports

new flags -ignore_miss_func and -ignore_miss_dir for read_liberty

be more verbose when techmap yielded processes

Fixed bug in opt_reduce (see vloghammer issue_044)

fixed syntax error in dot file created by "show" command

Merge branch 'master' of github.com:cliffordwolf/yosys

Updated ABC to 67c84cdd49e4

Progress in presentation

Improved ezsat stand-alone tests

workaround for OpenBSD 'stdout' implementation

workaround for OpenBSD 'stdin' implementation

Merge pull request #35 from bentley/dox

Typos and grammar fixes through chapter 4.

Typos and grammar fixes through chapter 4.

Fixed clang -Wdeprecated-register warnings

Replaced depricated %name-prefix= bison directive

minisat compile fix

Updated README

Merge pull request #33 from bentley/dox

Typos and grammar fixes through chapter 2.

Typos and grammar fixes through chapter 2.

Merge pull request #31 from bentley/posix-rm

Remove non-POSIX 'rm -v'.

POSIX find requires a path argument.

Remove non-POSIX 'rm -v'.

Added SIMLIB_NOLUT to simlib.v

Added SIMLIB_NOSR to simlib.v

Added support for dlatchsr cells

Fixed mapping of Verific WIDE_DFFRS operator

Fixed mapping of Verific FADD primitive with unconnected outputs

Fixed performance problem in opt_mux with nets driven by many conflicting drivers

Progress in Verific bindings

Fixed typo in RTLIL::Module::addAdff()

Progress in Verific bindings

Progress in Verific bindings

Added support for memories to verific bindings

Use Verific Net::{IsGnd,IsPwr} API in Verific bindings

Fixed typo in RTLIL::Module::{addSshl,addSshr}

Progress in Verific bindings

Progress in Verific bindings

Progress in Verific bindings

Added RTLIL::Module::add{Dff,Dffsr,Adff,Dlatch}Gate() API

Progress in Verific bindings

Added log_dump() support for generic pointers

Progress in Verific bindings

Added RTLIL::Module::Add{Inv,And,Or,Xor,Mux}Gate API

Progress in Verific bindings

Copy Verific vdbs files to Yosys "share" data directory

Small improvement in SAT log messages