slicc: added MOESI_CMP_directory, DMA SequencerMsg, parameterized controllers

This changeset contains a lot of different changes that are too
mingled to separate.  They are:

1.  Added MOESI_CMP_directory

I made the changes necessary to bring back MOESI_CMP_directory,
including adding a DMA controller.  I got rid of MOESI_CMP_directory_m
and made MOESI_CMP_directory use a memory controller. Added a new
configuration for two level protocols in general, and
MOESI_CMP_directory in particular.

2.  DMA Sequencer uses a generic SequencerMsg

I will eventually make the cache Sequencer use this type as well.  It
doesn't contain an offset field, just a physical address and a length.
MI_example has been updated to deal with this.

3. Parameterized Controllers

SLICC controllers can now take custom parameters to use for mapping,
latencies, etc.  Currently, only int parameters are supported.

slicc: generate html by default

Automated merge with ssh://hg@m5sim.org/m5

X86: Set up the IDE device correctly, ie. with and using legacy ports.

IDE: Configure the IDE control to reflect the initial value of the command register.

X86: Fix the high result of mul1s, and removed undefined shifts from the mult microops.

Fix setting of INST_FETCH flag for O3 CPU.
It's still broken in inorder.
Also enhance DPRINTFs in cache and physical memory so we
can see more easily whether it's getting set or not.

Clean up some inconsistencies with Request flags.

Rename internal Request fields to start with '_'.
The inconsistency was causing a subtle bug with some of the
constructors where the params had the same name as the fields.
This is also a first step to switching the accessors over to
our new "standard", e.g., getVaddr() -> vaddr().

merge mips fix and statetrace changes

mips: fix ll/sc pairs working incorrectly because of accidental clobber of LLFLAG

regression: updated stats

compile: fix accidental conversion of == into =

ARM: Mul and mla ignore the c and v flags, but we were setting them to 1.

ruby: fixed clearStats

Statetrace: Make sure the current state is loaded to print the initial stack frame.
The early call to child->step() was removed earlier because it confused the
new differences-only protocol ARM sendState() was using. It's necessary that
that gets called at least once before attempting to print the initial stack
frame, though, because otherwise statetrace doesn't know what the stack
pointer is. By putting the first call to child->step() in a common spot, both
needs are met.

ARM: Fix an instruction in the cmpxchg kernel provided routine.
The instruction was encoded as a load instead of the intended store.

ARM: Get rid of a stray line in the set_tls handler.

ARM: Make the ARM native tracer stop M5 if control diverges.
If the control flow of M5's executable and statetrace's target process get out
of sync even a little, there will be a LOT of output, very little of which
will be useful. There's also almost no hope for recovery. In those cases, we
might as well give up and not generate a huge, mostly worthless trace file.

Simple CPU: Make the simple CPU handle the IntRegs trace flag.

ARM: Make sure the target process doesn't run away from statetrace.

ARM: Ignore the "times" system call.

ARM: Fix an ioctl constant.

ruby: removed unused/incorrect profiler state

ARM: Update the stats for the EABI version of hello world.

ARM: Update some syscall constants and delete others that are Alpha only.

ARM: Decode fstmx and fldmx instructions. We can ignore them for now.

ARM: Only send information that changed between statetrace and M5.

imported patch nativetracestreamline.patch

ARM: Make native trace print out what instruction caused an error.

imported patch statetracehost.patch

ARM: Add ARM support to statetrace.

Statetrace: Fix up headers.

ARM: Implement a basic version of the fmxr instruction.

ARM: Implement a basic version of the fmrx instruction.

ARM: Add in spots for the VFP control registers.

ARM: Fix the CLZ instruction.

ARM: Initialize the CPSR so that we're in user mode.

ARM: Set up the initial stack frame to match a recent Linux.

Elf: Add in some new aux vector type constants.

ARM: Make native trace only print when registers are changing value.
When registers have incorrect values but aren't actively changing, it's likely
they're not being modified at all. The fact that they're still wrong isn't
very important.

ARM: Add a native tracer.

--HG--
rename : src/arch/sparc/SparcNativeTrace.py => src/arch/arm/ArmNativeTrace.py
rename : src/arch/sparc/nativetrace.cc => src/arch/arm/nativetrace.cc
rename : src/arch/sparc/nativetrace.hh => src/arch/arm/nativetrace.hh

ARM: Update the reference outputs for the new binary and fstat64 struct.

ARM: Fix fstat/fstat64 structs to match EABI definitions.

ARM: Replace hello world with an EABI version.

ARM: Handle register indexed system calls.

ARM: Detect OABI binaries and complain that they're no-longer supported.

se-configs: edit se.py to account for non-O3CPU workloads

merge sparc fix w/2t regress fix

regress: edit 2t hello smt file to specify numThreads

SPARC: Fix a minor compile bug in native trace on gcc > 4.1.

o3-smt: enforce numThreads parameter for SMT SE mode

Fixed the licences plus minor fixes for compilation

MIPS: Small fix I forgot to qrefresh into my last change.

MIPS: Style/formatting sweep of the decoder itself.

MIPS: Format the register index constants like the other ISAs.
Also a few more style fixes.

Automated merge with ssh://m5sim.org//repo/m5

ruby: fixed sequencer RMW data bug

ruby: libruby_init now takes parsed Ruby-lang config text

libruby_init now expects to get a file that contains the output of
running a ruby-lang configuration, opposed to the ruby-lang
configuration itself.

MIPS: Get MIPS_FS to compile, more style fixes.
Some breakage was from my BitUnion change, some was much older.

MIPS: Many style fixes.
White space, commented out code, some other minor fixes.

isa_parser: Get rid of the now unused ControlBitfieldOperand.

MIPS: Use BitUnions instead of bits() functions and constants.
Also fix style issues in regions around these changes.

merge

ruby: moved cache stats from Profiler to CacheMemory

Caches are now responsible for their own statistic gathering.  This
requires a direct callback from the protocol on misses, and so all
future protocols need to take this into account.

CPU: Separate out native trace into ISA (in)dependent code and SimObjects.

--HG--
rename : src/cpu/nativetrace.cc => src/arch/sparc/nativetrace.cc
rename : src/cpu/nativetrace.hh => src/arch/sparc/nativetrace.hh
rename : src/cpu/NativeTrace.py => src/arch/x86/X86NativeTrace.py

Tracing: Add accessors so tracers can get at data in trace records.

X86: Move a displaced comment back to where it goes.

X86: Add some misc registers for FP control state.

scons: removed RubyConfig from scons

ruby: removed all refs to old RubyConfig

ruby: removed dead files

ruby: removed dead files

merge

ruby: fixed dma sequencer bug

The DMASequencer was still using a parameter from the old RubyConfig,
causing an offset error when the requested data wasn't block aligned.
This changeset also includes a fix to MI_example for a similar bug.

ruby: better debug print for DataBlock

slicc: made coherence profilers per-controller

X86: Set up a named constant for the "fold bit" for int register indices.

X86: Tame the wilds of def operands.

X86: Shift some register flattening work into the decoder.

merge

X86: Add range checks for miscreg indexing utility functions.

X86: Take limitted advantage of the compilers type checking for microop operands.

X86: Fix a number of places where the wrong form of a microop was used.

X86: Fix x87 stack register indexing.

Tester update

Merge with head.

ARM: Fix the "open" flag constants.

Changed the state machine to generate code such that multiple processors can make atomic requests at once

1. Got rid of unused functions in DirectoryMemory
2. Reintroduced RMW_Read and RMW_Write
3. Defined -2 in the Sequencer as well as made a note about mandatory queue

Did not address the issues in the slicc because remaking the atomics altogether to allow
multiple processors to issue atomic requests at once

merge

regression: updated memtest-ruby stats

This also includes a change to the default Ruby random seed, which was
previously set using the wall clock.  It is now set to 1234 so that
the stat files don't change for the regression tester.

Changes to add tracing and replaying command-line options
Trace is automatically ended upon a manual checkpoint

Locked requests should actually be converted to ST rather than ATOMIC, because ATOMIC is for RMW.

Added atomics implementation which would work for MI_example

Minor fixes for compiling

Replaced RMW with Locked. RMW will be used for the coherence-aided atomics other than LLSC

Moved the lock check and clearing the lock into makeRequest

Forgot to replace one of the RubyRequest_RMW

Reintegrated Derek's functional implementation of atomics with a minor change: don't clear lock on failure