ARM: Add base classes for multiply instructions.

ARM: Decode plain binary immediate thumb data processing instructions.

ARM: Define a new "movt" data processing instruction.

ARM: Hook the new branch instructions into the 32 bit thumb decoder.

ARM: Hook the new branch instructions into the 16 bit thumb decoder.

ARM: Eliminate the old style branch instructions.

ARM: Hook the new branch instructions into the ARM decoder.

ARM: Implement branch instructions external to the decoder.

ARM: Add new templates for branch instructions.

ARM: Implement new base classes for branches.

ARM: Replace the interworking branch base class with a special operand.

ARM: Fix PC operand handling.

ARM: Remove the special naming from the new version of data processing instructions.

ARM: Get rid of unnecessary flag calculating functions.

ARM: Get rid of the unused Jump format.

ARM: Get rid of obsoleted predicated inst formats, etc.

ARM: Implement disassembly for the new data processing classes.

ARM: Hook the external data processing instructions into the Thumb decoder.

ARM: Move the modified_imm function from all ARM instructions to just data processing ones.

ARM: Hook the new external data processing instructions to the ARM decoder.

ARM: Implement data processing instructions external to the decoder.

ARM: Add new base classes for data processing instructions.

ARM: Hook up 32 bit thumb load/store multiple.

ARM: Hook up 16 bit thumb load/store multiple.

ARM: Reimplement load/store multiple external to the decoder.

--HG--
rename : src/arch/arm/isa/formats/macromem.isa => src/arch/arm/isa/insts/macromem.isa
rename : src/arch/arm/isa/formats/macromem.isa => src/arch/arm/isa/templates/macromem.isa

ARM: Move the templates for predicated instructions into a separate file.
This allows the templates to all be available at the same time before any of
the formats, etc. This breaks an artificial circular dependence.

--HG--
rename : src/arch/arm/isa/formats/pred.isa => src/arch/arm/isa/templates/pred.isa

ARM: Remove the special naming for the new memory instructions.
These are the only memory instructions now.

ARM: Eliminate the old memory formats which are no longer used.

ARM: Eliminate decoding for the very deprecated FPA instructions.

ARM: Make the addressing mode 3 loads/stores use the externally defined instructions.

ARM: Pull double memory instructions out of the decoder.

ARM: Force the condition code for 16 bit thumb instructions to be unconditional.
Before, because 16 bit thumb instructions didn't set the upper 16 bits of the
ExtMachInst, that field would be interpretted as "equals".

ARM: Decode 16 bit thumb PC relative memory instructions.

ARM: Decode 16 bit thumb immediate addressed memory instructions.

ARM: Decode 16 bit thumb register addressed memory instructions.

ARM: Make single stores decode to the new external store instructions.

ARM: Add a .w to the disassembly of 32 bit thumb instructions.
This isn't technically correct since the .w should only be added if there are
32 and 16 bit encodings, but always having it always is better than never
having it.

ARM: Make 32 bit thumb use the new, external load instructions.

ARM: Define the store instructions from outside the decoder.

--HG--
rename : src/arch/arm/isa/insts/ldr.isa => src/arch/arm/isa/insts/str.isa

ARM: Define the load instructions from outside the decoder.

ARM: Implement a new set of base classes for non macro memory instructions.

ARM: Create a "decoder" directory for the files implementing the decoder.

--HG--
rename : src/arch/arm/isa/armdecode.isa => src/arch/arm/isa/decoder/arm.isa
rename : src/arch/arm/isa/decoder.isa => src/arch/arm/isa/decoder/decoder.isa
rename : src/arch/arm/isa/thumbdecode.isa => src/arch/arm/isa/decoder/thumb.isa
rename : src/arch/arm/isa/vfpdecode.isa => src/arch/arm/isa/decoder/vfp.isa

ARM: Flesh out the 32 bit thumb store single instructions.

ARM: Implement the 32 bit thumb load word instructions.

ARM: Add an operand for accessing the current PC.

ARM: Flesh out 32 bit thumb load word decoding.

ARM: Implement some 32 bit thumb data processing immediate instructions.

ARM: Replace the "never" condition with the "unconditional" condition.

ARM: Add a base class for 32 bit thumb data processing immediate instructions.

ARM: Add a function to decode 32 bit thumb immediate values.

ARM: Expand the decoding for 32 bit thumb data processing immediate instructions.

ARM: Stub out the 32 bit Thumb portion of the decoder.

ARM: Add bitfields for 32 bit thumb.

ARM: Decode VFP instructions.

ARM: Stub out the 16 bit thumb decoder.

ARM: Add thumb bitfields to the ExtMachInst and the isa definition.

ARM: Make the decoder handle thumb instructions separately.

--HG--
rename : src/arch/arm/isa/decoder.isa => src/arch/arm/isa/armdecode.isa
rename : src/arch/arm/isa/decoder.isa => src/arch/arm/isa/thumbdecode.isa

ARM: Add a thumb bit bitfield.

ARM: Make the predecoder handle Thumb instructions.

ARM: Make sure ExtMachInst is used consistently instead of regular MachInst.

ARM: Add a bitfield for setting the regular, inst bits of an ExtMachInst.

ARM: Add a bit to the ExtMachInst to select thumb mode.

ARM: Allow ARM processes to start in Thumb mode.

ARM: Detect thumb mode elf images.

ARM: Add a new base class for instructions that can do an interworking branch.

ARM: Track the current ISA mode using the PC.

ARM: Fix custom writer/reader code for non indexed operands.

ARM: Remove IsControl from operands that don't imply control transfers.

Also remove IsInteger from CondCodes.

ARM: Adjust some copyrights

style: clean up ruby's Set class

Further cleanup should probably be done to make this class be non-Ruby
specific and put it in src/base.

There are probably several cases where this class is used, std::bitset
could be used instead.

x86: put back code that I accidentally deleted

copyright: Change HP copyright on x86 code to be more friendly

BPRED: Update one missing regression

SPARC: Implement the version of movcc that uses the fp condition codes.

Automated merge with ssh://m5sim.org//repo/m5

BPRED: Update regressions for tournament predictor fix.

BPRED: Fixed the treshold-bug in the tournament predictor.

Suppose the saturating counters of a branch predictor contain n bits.  When the
counter is between 0 and (2^(n-1) - 1), boundaries included, the branch is
predicted as not taken.  When the counter is between 2^(n-1) and (2^n - 1),
boundaries included, the branch is predicted as taken.

X86: Make the cvti2f microop sign extend its integer source correctly.

The code was using the wrong bit as the sign bit. Other similar bits of code
seem to be correct.

X86: Actual change that fixes div. How did that happen?

X86: The logic that handled the recently fixed corner case for div wasn't quite right.

Merge.

X86: Update the stats for the new aux vectors in the ruby regression.
I forgot to turn on ruby when updating the stats before.

macos: MacOS has deprecated getdirentries, so just disable the code.
Hopefully it isn't used much

compile: don't #include unnecessary stuff
Time from base/time.hh has a name clash with Time from Ruby's
TypeDefines.hh.  Eventually Ruby's Time should go away, so instead of
fixing this properly just try to avoid the clash.

X86: Update stats for the updated auxilliary vectors.

X86: Update the base aux vector X86 processes install.

X86: Sometimes CPUID depends on ecx, so pass that in.

Statetrace: Fix compile problems with the AMD64 version of statetrace.

X86: Finally fix a division corner case.

When doing an unsigned 64 bit division with a divisor that has its most
significant bit set, the division code would spill a bit off of the end of a
uint64_t trying to shift the dividend into position. This change adds code
that handles that case specially by purposefully letting it spill and then
going ahead assuming there was a 65th one bit.

config: fix assertion for x86 in FSConfig.py

stats: make simTicks and simFreq accessible from stats.hh

callback: Make helper functions that create callback objects for you
clean up callback stuff a little bit while we're at it.

event: Allow EventWrapper to take an object reference

scons: don't maintain files in sorted order
This causes builds to happen in sorted order rather than in
declaration order. This gets annoying when you make a global change
and then you notice that the files that are being compiled are jumping
around the directory hierarchy.

tick: rename Clock namespace to SimClock

eventq: move EventQueue constructor to cc file
Also make copy constructor and assignment operator private.

inorder: update regressions for fwd-ing patch

inorder: timing for inst forwarding
when insts execute, they mark the time they finish to be used for subsequent isnts
they may need forwarding of data. However, the regdepmap was using the wrong
value to index into the destination operands of the instruction to be forwarded.
Thus, in some cases, we are checking to see if the 3rd destination register
for an instruction is executed at a certain time, when there is only 1 dest. register
valid. Thus, we get a bad, uninitialized time value that will stall forwarding
causing performance loss but still the correct execution.

eventq: allow an implicit cast from an EventManager to an EventQueue *

eventq: Clean up some flags
- Make the initialized flag always available, not just in debug mode.
- Make the Initialized flag actually use several bits so it is very
unlikely that something that's uninitialized accidentally looks
initialized.
- Add an initialized() function that tells you if the current event is
indeed  initialized.
- Clear the flags on delete so it can't be accidentally thought of as
initialized.
- Fix getFlags assert statement.  "How did this ever work?"